[发明专利]逻辑电路的易测化设计无效
| 申请号： | 02125389.7 | 申请日： | 2002-07-30 |
| 公开（公告）号： | CN1420430A | 公开（公告）日： | 2003-05-28 |
| 发明（设计）人： | 伊达博;细川利典;村冈道明 | 申请（专利权）人： | 株式会社半导体理工学研究中心 |
| 主分类号： | G06F7/49 | 分类号： | G06F7/49;G06F17/00 |
| 代理公司： | 北京市中咨律师事务所 | 代理人： | 李峥,于静 |
| 地址： | 日本神*** | 国省代码： | 暂无信息 |
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| 摘要： | 减小为易测化所要增加的电路面积。在运算分析单元中提取出行为描述中包含的运算；当在行为合成的时候展开任何运算时，如果对展开之前的运算应用DFT能更大程度地减小该电路面积的话，则生成一个参数指出在行为合成的时候该运算不要被展开，并向DFT库添加DFT信息。行为合成单元根据该参数生成不展开该运算的RTL描述。DFT单元通过参照该DFT库来实施DFT，进而展开该运算。 | ||
| 搜索关键词： | 逻辑电路 易测化 设计 | ||
【主权项】：
1.一种DFT(易测性设计)方法，包含如下步骤：(a)提取在行为描述中包含的运算；(b)对每个被提取出的运算，决定是要对展开之前的运算应用DFT还是要对已把该运算展开到其中的多个电路元件中的每一个应用DFT；以及(c)根据该决定从行为描述中生成带有DFT的RTL描述。
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