[发明专利]具有多个存储器层的部分实施的包含解码兼容性的集成电路存储器阵列配置有效
| 申请号： | 200680010795.8 | 申请日： | 2006-03-31 |
| 公开（公告）号： | CN101164118A | 公开（公告）日： | 2008-04-16 |
| 发明（设计）人： | 卢卡·G·法索利;罗伊·E·朔伊尔莱因 | 申请（专利权）人： | 桑迪士克3D公司 |
| 主分类号： | G11C15/02 | 分类号： | G11C15/02;G11C5/06;G11C8/00 |
| 代理公司： | 北京律盟知识产权代理有限责任公司 | 代理人： | 刘国伟 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 一种具有三维存储器阵列的集成电路提供给定数目的存储器平面，但可通过省略与所省略的存储器平面相关联的掩模和处理步骤而改为制造成包含较小数目的存储器平面，而不改变用于其它存储器平面或装置的其余部分的其它制造掩模中的任一者，且不需要对所述阵列的读取或读取/写入路径作出路线设计或其它配置变化。用于选择性地启用某些层选择器电路的控制电路是可配置的，且所述层选择器电路经适当配置以将所实施的存储器层上的各自阵列线耦合到每一各自I/O总线，而不管所实施的存储器平面的数目如何。 | ||
| 搜索关键词： | 具有 存储器 部分 实施 包含 解码 兼容性 集成电路 阵列 配置 | ||
【主权项】：
1.一种集成电路，其包括：存储器阵列，其具有用于第一存储器层和，如果实施的话，第二存储器层的第一类型的各自多个阵列线；多个I/O总线；用于所述第一和第二存储器层两者的多个层选择器电路，每一层选择器电路响应于相关联的启用信号，用于将相关联的存储器层上的各自阵列线耦合到相关联的一组所述I/O总线中的各自I/O总线；控制电路，其用于选择性地启用某些层选择器电路，所述控制电路是可配置的，且所述层选择器电路经配置以将所实施的存储器层上的各自阵列线耦合到每一各自I/O总线，而不管是否实施所述第二存储器层。
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