[发明专利]4电平逻辑解码器无效
申请号: | 200680026581.X | 申请日: | 2006-07-21 |
公开(公告)号: | CN101228698A | 公开(公告)日: | 2008-07-23 |
发明(设计)人: | 罗伯特·赫勒伊 | 申请(专利权)人: | NXP股份有限公司 |
主分类号: | H03M5/20 | 分类号: | H03M5/20;H03K19/094 |
代理公司: | 北京天昊联合知识产权代理有限公司 | 代理人: | 陈源;张天舒 |
地址: | 荷兰艾*** | 国省代码: | 荷兰;NL |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明涉及用于将n个4电平输入数据信号解码成n个2比特信号的4电平逻辑解码器。4电平逻辑解码器包括n个解码电路(120),其中每个解码电路均包括用来所述将4电平输入数据信号与时钟信号和1比特数据信号进行比较的比较电路(125)。根据比较结果,所述4电平输入数据信号中代表了时钟信号、1比特数据信号、和所述4电平输入数据信号静态值之一的数据比特值的信号被提供至解码逻辑电路(138)。根据这些信号,所述解码逻辑电路(138)随后产生2比特输出数据信号。利用可由HDL建模的简单逻辑器件电路,所述4电平逻辑解码器可很容易地实现。 | ||
搜索关键词: | 电平 逻辑 解码器 | ||
【主权项】:
1.一种对4电平输入数据信号进行解码的方法,其包括步骤:接收(10)n个4电平输入数据信号、时钟信号、和1比特数据信号,其中n至少为1,利用所述时钟信号和所述1比特数据信号对所述输入数据信号进行4电平编码,所述1比特数据信号在预定的时间间隔内至少改变一次其比特值;把所述n个4电平输入数据信号的每一个和所述时钟信号进行比较(20),从而据此为所述n个4电平输入数据信号的每一个提供第一比较数据信号;把所述n个4电平输入数据信号的每一个和所述1比特数据信号进行比较(30),从而据此为所述n个4电平输入数据信号的每一个提供第二比较数据信号;利用所述第一比较数据信号和所述第二比较数据信号并且基于在预定的时间间隔内至少改变一次其比特值的所述1比特数据信号,为所述n个4电平输入数据信号的每一个确定(40)所述4电平输入数据信号的数据比特值是否表示了所述时钟信号、所述1比特数据信号、和所述4电平输入数据信号的静态值中的一个;并且利用解码逻辑电路根据所述确定的数据比特值表示为所述n个4电平输入数据信号的每一个产生(80)2比特输出数据信号。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于NXP股份有限公司,未经NXP股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/200680026581.X/,转载请声明来源钻瓜专利网。
- 上一篇:有机发光显示器
- 下一篇:设于护具内的按摩缓压垫片
- 同类专利
- 用于转换编码兼容的PAM4编码的系统、方法和PAM4编码器-202210422628.5
- A·阿米尔克汉尼;安普·P·若泽;黄文相 - 三星显示有限公司
- 2022-04-21 - 2023-03-17 - H03M5/20
- 本发明涉及用于转换编码兼容的PAM4编码的系统、方法和PAM4编码器。该系统包括:第一编码器,被配置为接收第一输入位并且基于第一输入位生成第一位的第一流;流修改电路,被配置为接收第二输入位并且基于第二输入位生成第二位的第二流;以及PAM4发射机,被配置为接收第一位的第一流和第二位的第二流并且至少基于第一位的第一流生成PAM4符号。
- 4电平逻辑解码器-200680026581.X
- 罗伯特·赫勒伊 - NXP股份有限公司
- 2006-07-21 - 2008-07-23 - H03M5/20
- 本发明涉及用于将n个4电平输入数据信号解码成n个2比特信号的4电平逻辑解码器。4电平逻辑解码器包括n个解码电路(120),其中每个解码电路均包括用来所述将4电平输入数据信号与时钟信号和1比特数据信号进行比较的比较电路(125)。根据比较结果,所述4电平输入数据信号中代表了时钟信号、1比特数据信号、和所述4电平输入数据信号静态值之一的数据比特值的信号被提供至解码逻辑电路(138)。根据这些信号,所述解码逻辑电路(138)随后产生2比特输出数据信号。利用可由HDL建模的简单逻辑器件电路,所述4电平逻辑解码器可很容易地实现。
- 专利分类