[发明专利]基于动态随机存取存储器核心的多端口存储器及其控制方法有效
申请号: | 200910150310.0 | 申请日: | 2001-11-26 |
公开(公告)号: | CN101582290A | 公开(公告)日: | 2009-11-18 |
发明(设计)人: | 松崎康郎;铃木孝章;山崎雅文;川崎健一;鎌田心之介 | 申请(专利权)人: | 富士通微电子株式会社 |
主分类号: | G11C8/16 | 分类号: | G11C8/16;G11C11/409;G11C7/22 |
代理公司: | 中国国际贸易促进委员会专利商标事务所 | 代理人: | 杜 娟 |
地址: | 日本*** | 国省代码: | 日本;JP |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 半导体存储器件包括数量为N的多个外部端口,每个外部端口都接收指令,和一个内部电路,它在输入到一个外部端口的指令的最小时间间隔中至少实施N次存取操作。 | ||
搜索关键词: | 基于 动态 随机存取存储器 核心 多端 存储器 及其 控制 方法 | ||
【主权项】:
1.一种多端口存储器,包括:具有存储单元的多个存储芯;多个输入/输出端口,每个都包括用于接收时钟信号的时钟端子,用于接收与时钟信号同步提供的用于选择存储单元的地址信号的地址端子,和用于输入/输出数据信号的数据输入/输出端子;多个控制电路,将每个控制电路提供给各存储芯中对应的一个,并选择从一个输入/输出端口的数据输入/输出端子提供的地址信号以便存取由选出的地址信号指示的存储单元,一个缓冲器,在其中存储总量等于两个或多个存储单元的数据,其中从存储单元读出或写入存储单元的数据通过所述缓冲器在存储单元和数据输入/输出端子之间传输。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于富士通微电子株式会社,未经富士通微电子株式会社许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/200910150310.0/,转载请声明来源钻瓜专利网。
- 同类专利
- 具有第一和第二字线的多端口SRAM电路-201580049316.2
- 詹特星·林;保罗·巴塞特;苏雷什·文库马洪蒂 - 高通股份有限公司
- 2015-09-11 - 2019-05-28 - G11C8/16
- 一种位于静态随机存取存储器SRAM装置中的多端口混合型全摆幅/低摆幅存储器电路包括:第一字线驱动器,所述第一字线驱动器包括读取字线驱动器;第二字线驱动器,所述第二字线驱动器包括读取字线驱动器抑或读取/写入字线驱动器;存储器单元,所述存储器单元耦合到所述第一和第二字线驱动器;读出放大器,所述读出放大器耦合到所述存储器单元;以及锁存器,所述锁存器耦合到所述存储器单元。所述存储器电路能够达成高速低摆幅或低速全摆幅操作,同时避免对于集成电路上的大电路面积的需要。
- 存储器器件及其形成方法-201610654383.3
- 张琮永;李政宏;郑基廷;廖宏仁;廖忠志;陈炎辉 - 台湾积体电路制造股份有限公司
- 2016-08-11 - 2019-03-22 - G11C8/16
- 一种器件包括存储器阵列,第一数据线和第二数据线。该存储器阵列包括第一带单元、第一子区和第二子区,其中,第一带单元设置在第一子区和第二子区之间。第一数据线具有第一部分和第二部分,其中,第一数据线的第一部分与第一数据线的第二部分断开,并且第一数据线的第二部分配置为将第一子区耦合至第一输入/输出(I/O)电路。第二数据线和第一数据线的第一部分配置为将第二子区耦合至第一I/O电路。本发明的实施例还涉及存储器器件及其形成方法。
- 存储器矩阵-201510096445.9
- 艾弗伦·C·吴;季红彬;拉法尔·C·卡麦罗塔 - 吉林克斯公司
- 2015-03-04 - 2019-03-01 - G11C8/16
- 一种集成电路包括存储器矩阵,其包含:第一存储器单元阵列;第一多路复用器(MUX),其耦合到所述第一存储器单元阵列的输入;第二MUX,其耦合到所述第一存储器单元阵列的输出;第二存储器单元阵列;第三MUX,其耦合到所述第二存储器单元阵列的输入;及第四MUX,其耦合到所述第二存储器单元阵列的输出。所述第二MUX耦合到所述第四MUX。所述第四MUX经配置以传送以下各项中的选定一者:(1)来自所述第三MUX的输出,(2)来自所述第二存储器单元阵列的输出,或(3)来自所述第二MUX的输出。
- 具有分段行寻址页寄存器的存储器阵列-201611242776.X
- A·E·翁;B·贝特曼 - 克劳帕斯科技有限公司
- 2016-12-29 - 2017-08-11 - G11C8/16
- 新存储技术的存取速度可能不兼容现有存储器技术的产品规格,例如DRAM、SRAM和闪存技术。它们的电气参数和表现不同,使得它们在不具有新的架构和设计来克服其限制的情况下不能满足现有的存储器芯规格。新型存储器,例如STT‑MRAM、电阻RAM、相变RAM和被称为垂直层闸流晶体管(VLT)RAM的新一类存储器需要新的读取感测和写入电路,其并入了新的电压或电流电平和时序控制,以使这些存储器技术能够在现今的系统中工作。提供了系统和方法,以用于使这些技术的存储器芯对于现有外围逻辑器件是透明的,以使它们可以容易地被集成。
- 存储和读取多联式空调地址的装置及方法-201410080681.7
- 严刚;刘运中;赵寰;黄欣欣;张天富;荣霞芳;高向军;侯宝成 - 四川长虹电器股份有限公司
- 2014-03-06 - 2017-06-23 - G11C8/16
- 本发明涉及空调,能够提高多联式空调运行可靠性的存储和读取多联式空调地址的装置及方法。存储和读取多联式空调地址的装置,包括空调控制处理器、存储设备、外接电源端、第一电阻、第二电阻及电容,存储设备为电可擦除只读存储器,第一电阻一端、第二电阻一端及存储设备的直流电压输入管脚与外接电源端相连,第一电阻另一端及空调控制处理器通讯时钟控制管脚与存储设备通讯时钟控制管脚相连,第二电阻另一端及空调控制处理器通讯数据输入输出管脚与存储设备通讯数据输入输出管脚相连,电容一端与存储设备直流电压输入管脚相连,存储设备包括地址设置输入管脚,存储设备的接地管脚、写保护输入管脚及电容另一端分别与地相接;适用于多联式空调。
- 具有单端口存储器单元的多读取端口存储器系统以及操作方法-201410019519.4
- T·T·李;J·S·埃特瓦尔 - 国际商业机器公司
- 2014-01-16 - 2017-03-22 - G11C8/16
- 一种改进的多端口寄存器堆系统和操作的方法。多端口寄存器堆存储系统包括n个单存储器位单元各自存储数据值并且具有连接相应的局部位线的单个位单元写入端口和单个读取端口,其中对应并行激活的单个位单元在n个读取端口处输出存储的数据值到n个局部位线的相应局部位线,根据解码的读取地址信号并行访问每个单个位单元。提供了实现对应于n个读取端口的n个选择逻辑设备的接收器设备,每个选择逻辑设备从n个单个位单元接收每个n个局部位线输出值,并且直接根据解码的读取地址信号实现逻辑以选择相应的局部位线输出作为全局输出位。
- 在具有交叉耦合的位线保持器的存储器阵列中在读取写入冲突期间进行假读以防止瞬态开路电流-201380055690.4
- 哈里什·尚卡尔;戴维·保罗·霍夫;马尼什·加尔吉 - 高通股份有限公司
- 2013-10-29 - 2017-03-01 - G11C8/16
- 本发明提供用于检测及抑制存储器阵列(200)中的瞬态开路电流的系统及方法。在具有交叉耦合的位线保持器(208a到b)的静态随机存取存储器SRAM阵列中发生同时读取写入冲突的情况下,实施假读以防止瞬态开路电流。当检测到对所述存储器阵列的第一条目(202i)的同时读取及写入操作时,抑制对所述第一条目的所述读取操作(206i)且执行对所述存储器阵列的第二条目(202j)的假读操作(206j)。允许不受干扰地继续进行对所述第一条目的所述写入操作(204i)。
- 存储器矩阵-201520126233.6
- 艾弗伦·C·吴;季红彬;拉法尔·C·卡麦罗塔 - 吉林克斯公司
- 2015-03-04 - 2015-07-08 - G11C8/16
- 一种集成电路包括存储器矩阵,其包含:第一存储器单元阵列;第一多路复用器(MUX),其耦合到所述第一存储器单元阵列的输入;第二MUX,其耦合到所述第一存储器单元阵列的输出;第二存储器单元阵列;第三MUX,其耦合到所述第二存储器单元阵列的输入;及第四MUX,其耦合到所述第二存储器单元阵列的输出。所述第二MUX耦合到所述第四MUX。所述第四MUX经配置以传送以下各项中的选定一者:(1)来自所述第三MUX的输出,(2)来自所述第二存储器单元阵列的输出,或(3)来自所述第二MUX的输出。
- 一种同时对多台交换机烧录的系统、方法及相应交换机-201310368056.8
- 李文云;杨国文 - 北京卓越信通电子股份有限公司
- 2013-08-22 - 2015-03-18 - G11C8/16
- 本发明涉及一种可同时对多台交换机实现一键式烧录的系统、方法及相应交换机。所述系统包含一台安装有一键烧录工具的计算机、至少一个串口扩展件、一台普通交换装置。本系统可以通过所述的串口扩展件同时向多台待烧录交换机发出相关操作指令及读取返回内容;通过所述的普通交换装置同时连接到多台待烧录交换机的网口上,同时向多台待烧录交换机传输升级文件;通过所述计算机上安装的一键烧录工具启用多个任务,控制同时对多台交换机的烧录操作。本发明可以极大提高交换机烧录的生产效率,并且通过对MAC地址、批号等信息的管理,减少人为操作导致的重复、遗漏等失误。
- 一种存储器-201310217508.2
- 黄永昌 - 辉达公司
- 2013-06-03 - 2014-12-17 - G11C8/16
- 本发明提供了一种存储器,包括两组存储单元子阵列以及并排设置在两组存储单元子阵列之间的译码模块。译码模块包括:至少一个预译码模块、至少一个第一最终译码模块和至少一个第二最终译码模块。第一最终译码模块与预译码模块数目相同。每个第一最终译码模块经由第一预译码地址信号线与一个对应的预译码模块相连接。每个第二最终译码模块经由第二预译码地址信号线与一个对应的预译码模块相连接。连接到同一个预译码模块的第一最终译码模块和第二最终译码模块分别位于同一个预译码模块的两侧。本发明有效减少了字线在译码模块上的分布,从而减少存储器内的布线拥塞,提高了布线效率。
- 使用环形振荡器的存储元件读取-201080069898.8
- R.布鲁克斯 - 惠普发展公司;有限责任合伙企业
- 2010-11-01 - 2013-07-10 - G11C8/16
- 方法和装置被提供用于与数据存储元件一起使用。环形振荡器被耦合到阵列内的所选元件使得反馈回路被定义。所述环形振荡器的振荡周期与参考值进行比较。存储在所述所选元件内的数据值被相应地确定。存储的数据值当借助于所述环形振荡器被访问和读取时保持基本上不变。能够根据本教导使用具有忆阻器或其他存储元件的存储器阵列。
- 包含电阻性存储器元件的多端口非易失性存储器-201180014924.1
- 哈里·M·拉奥;金正丕 - 高通股份有限公司
- 2011-03-22 - 2012-12-05 - G11C8/16
- 本发明揭示一种用以存取包含电阻性存储器元件的多端口非易失性存储器的系统和方法。在一特定实施例中,揭示一种多端口非易失性存储器装置,其包含电阻性存储器单元和耦合到所述电阻性存储器单元的多个端口。
- 存储器阵列装置及其操作方法-201110133035.9
- 李明修;陈介方 - 旺宏电子股份有限公司
- 2011-05-18 - 2012-11-21 - G11C8/16
- 本发明公开了一种存储器阵列装置,该存储器阵列装置包含一存储器阵列、一第一电路、以及一第二电路。该第一电路电连接于该存储器阵列,用以使该存储器阵列操作于一第一模式。该第二电路电连接于该存储器阵列,用以使该存储器阵列操作于一第二模式。
- 用于写入到多端口存储器电路的系统及方法-201180012327.5
- 海宁·杨;王忠泽;郑昌镐 - 高通股份有限公司
- 2011-02-04 - 2012-11-14 - G11C8/16
- 一种多端口RAM电路具有耦合到多个位线(a-位、b-位)及多个位线条(a-位b、b-位b)的数据输入线(DIN)。所述电路还具有多个字线(a-wl、b-wl)。存储器单元耦合到所述位线、位线条及字线。所述电路进一步包括控制器(201),所述控制器(201)使所述字线能够大体上同时将值从所述位线写入到所述存储器单元。
- 多通道半导体存储器装置以及包括该装置的半导体装置-201110412500.2
- 金炫中;李东阳 - 三星电子株式会社
- 2011-11-30 - 2012-06-06 - G11C8/16
- 公开了一种多通道半导体存储器装置以及包括该装置的半导体装置。所述半导体存储器装置包括安装在封装件内的多个通道存储器,并能够最小化或减少硅通孔的数量。关于所述半导体存储器装置,通过共享总线施加关于两个或更多个通道的行命令或行地址。半导体存储器装置能够通过减少硅通孔的数量来减少裸片大小的开销。还提供了一种使用共享总线来驱动包括多个存储器的多通道半导体存储器装置的方法。
- 同时多维字可寻址存储器架构-200880022161.3
- 陈吉童;康殷叶;威拉蓬·猜耶库 - 高通股份有限公司
- 2008-06-26 - 2010-03-31 - G11C8/16
- 本发明揭示一种N维可寻址存储器。所述存储器包含N维位单元阵列和经配置以使用N维寻址(NDA)来寻址每一位单元的逻辑,其中N至少为二,且所述位单元阵列可通过N个正交地址空间来寻址。所述N维可寻址存储器的每一位单元包含一个位存储元件、N个字线以及N个位线。
- 基于动态随机存取存储器核心的多端口存储器及其控制方法-200910150310.0
- 松崎康郎;铃木孝章;山崎雅文;川崎健一;鎌田心之介 - 富士通微电子株式会社
- 2001-11-26 - 2009-11-18 - G11C8/16
- 半导体存储器件包括数量为N的多个外部端口,每个外部端口都接收指令,和一个内部电路,它在输入到一个外部端口的指令的最小时间间隔中至少实施N次存取操作。
- 半导体集成电路-200910203396.9
- 炭田昌哉 - 松下电器产业株式会社
- 2005-06-08 - 2009-11-18 - G11C8/16
- 本发明公开了一种半导体集成电路。在具有多进出口结构的寄存器文卷的半导体集成电路中,第1保持电路20A是专门使用于具有1个第1写入进出口部21AW及两个第1读出进出口部21AR1、21AR2的第1功能块。第2保持电路30B是专门使用于具有一个第2写入进出口部31AW及1个第2读出进出口部31BR的第2功能块。当产生要将第1保持电路20A的保持数据从例如第2读出进出口部31BR读出时,在将第2保持电路30B的数据锁存在门闩电路40中后,将第1保持电路20A的数据传送到第2保持电路30B中,接着,将已锁存在上述门闩电路40中的第2保持电路30B的数据传送到第1保持电路20A中,进行数据的交换。因此,大大地削减了寄存器文卷所必需的面积。
- 专利分类