[发明专利]时钟脉冲产生器、存储器电路及产生内部时钟脉冲信号的方法有效
申请号: | 201010150524.0 | 申请日: | 2010-03-26 |
公开(公告)号: | CN101847991A | 公开(公告)日: | 2010-09-29 |
发明(设计)人: | 陶昌雄;陆崇基;蓝丽娇 | 申请(专利权)人: | 台湾积体电路制造股份有限公司 |
主分类号: | H03K23/58 | 分类号: | H03K23/58;G11C7/22 |
代理公司: | 隆天国际知识产权代理有限公司 72003 | 代理人: | 姜燕;邢雪红 |
地址: | 中国台*** | 国省代码: | 中国台湾;71 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 一种时钟脉冲产生器,包括第一及第二输入端。第一输入端接收一第一时钟脉冲信号。第一时钟脉冲信号具有第一及第二电平转换。第一及第二电平转换可定义一第一脉冲宽度。第二输入端接收一第二时钟脉冲信号。第二时钟脉冲信号具有一第三电平转换。第一及第三电平转换可定义一时间周期。时钟脉冲产生器比较第一脉冲宽度与时间周期,并输出一第三时钟脉冲信号。第三时钟脉冲信号具有第二脉冲宽度、第四及第五电平转换。第二脉冲宽度由第四及第五电平转换所定义。第二电平转换或第三电平转换根据第一脉冲宽度与时间周期的比较结果,触发第五电平转换。 | ||
搜索关键词: | 时钟 脉冲 产生器 存储器 电路 产生 内部 信号 方法 | ||
【主权项】:
一种时钟脉冲产生器,包括:一第一输入端,接收一第一时钟脉冲信号,该第一时钟脉冲信号具有一第一电平转换以及一第二电平转换,该第一及第二电平转换可定义一第一脉冲宽度;以及一第二输入端,接收一第二时钟脉冲信号,该第二时钟脉冲信号具有一第三电平转换,该第一及第三电平转换可定义一时间周期;其中该时钟脉冲产生器比较该第一脉冲宽度与该时间周期,并输出一第三时钟脉冲信号,该第三时钟脉冲信号具有一第二脉冲宽度、一第四电平转换及一第五电平转换,该第二脉冲宽度由该第四及第五电平转换所定义;其中该第一时钟脉冲信号的该第二电平转换或该第二时钟脉冲信号的该第三电平转换根据该第一脉冲宽度与该时间周期的比较结果,触发该第三时钟脉冲信号的该第五电平转换。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于台湾积体电路制造股份有限公司,未经台湾积体电路制造股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201010150524.0/,转载请声明来源钻瓜专利网。
- 上一篇:接收装置、接收方法、程序和接收系统
- 下一篇:绝缘直流-直流变换器
- 同类专利
- 一种多模可编程计数器及其实现方法、分频器-201610934256.9
- 黄兆磊 - 华为技术有限公司
- 2016-10-31 - 2019-07-09 - H03K23/58
- 本发明公开一种多模可编程计数器及其实现方法、分频器,涉及分频技术领域,为解决现有技术中的多模可编程计数器不能够实现高频工作的问题。所述多模可编程计数器包括:可置数计数器、计数状态检测电路、第一控制信号生成器、初始置位单元和n个置位单元;其中初始置位单元用于产生初始置位信号或初始反相置位信号中的至少一个,n个置位单元用于产生第1置位信号至第n置位信号,以及第1反相置位信号至第n反相置位信号;可置数计数器用于根据初始置位信号,初始反相置位信号,第1置位信号至第n置位信号,以及第1反相置位信号至第n反相置位信号中的至少一个信号,进行多个时钟周期的置数操作。本发明提供的多模可编程计数器用于分频。
- 基于可逆逻辑的8421码的异步十进制计数器-201510692571.0
- 齐学梅;汤其妹;杨洁;朱海红;叶和平;朱君茹;陈付龙 - 安徽师范大学
- 2015-10-21 - 2019-03-26 - H03K23/58
- 本发明公开了一种基于可逆逻辑的8421码的异步十进制计数器,该异步十进制计数器包括:第一可逆T触发器、第二可逆T触发器、第一可逆JK触发器、第二可逆JK触发器、FG门和TG门相级联形成计数器。该基于可逆逻辑的8421码的异步十进制计数器克服了在实现十进制计数的过程中系统能耗过高的问题,实现了低能耗进行计数的效果。
- 一种异步计数器电路-201410427073.9
- 乔文平 - 北京中电华大电子设计有限责任公司
- 2014-08-27 - 2017-05-17 - H03K23/58
- 本发明提出了一种异步计数器电路,该电路由级联触发器计数电路、清零信号生成电路和清零电路组成。其特点是在常规的级联触发器计数电路的基础上,仅额外花费一个触发器用于构造清零信号,将高频计数时钟的触发器负载降低到最小,从而可以有效地控制计数器的功耗。另一方面,所采用的清零信号和清零方式可以有效地解决异步计数器清零的时序问题。
- 用于高速收发器中改变数据位宽的变速箱电路及其工作方法-201410027268.4
- 周昱;雷淑岚;魏敬和 - 中国电子科技集团公司第五十八研究所
- 2014-01-21 - 2014-05-07 - H03K23/58
- 本发明涉及一种用于高速收发器中改变数据位宽的变速箱电路及其工作方法,通过控制输入数据所使用时钟与输出数据所使用时钟的产生,以及两个时钟之间的相位关系,来控制不同数据位宽之间的转换,从而实现各内部模块之间的数据位宽匹配。所述变速箱电路包括:计数器生成电路、时钟产生电路、第一数据宽度转换电路、第二数据宽度转换电路,所述计数器生成电路的输出连接时钟产生电路,时钟产生电路的输入连接时钟源,时钟产生电路的输出连接第一数据宽度转换电路和第二数据宽度转换电路。本发明的优点是:在不影响数据传输比特率,不降低数据传输效率的情况下任意进行数据位宽的转换,并适用于任何芯片设计中的变速箱电路的设计方法与电路。
- 一种异步计数器-201220717689.6
- 田鑫 - 上海集成电路研发中心有限公司
- 2012-12-24 - 2013-07-31 - H03K23/58
- 本实用新型公开了一种异步计数器包括逻辑控制模块、计数单元阵列模块及输出缓存模块,计数单元阵列模块包括对应于计数器位数并相互级联的多个计数单元,用以实现加减法计数;输出缓存模块与多个计数单元的输出端相连,用以读取和输出计数值;逻辑控制模块包括通过第一输出总线控制输出缓存模块进行计数值的读取和输出,通过计数器时钟源和第二输出总线控制计数单元阵列模块计数。本实用新型的异步计数器实现了所有同步加减计数器的功能,并具有更小面积,更低功耗和更高速度。
- 计数器、模数转换方法、和固态成像器件-201210039781.6
- 村松良德;福岛范之;新田嘉一;安井幸弘 - 索尼株式会社
- 2005-04-26 - 2012-07-18 - H03K23/58
- 一种异步计数器电路,其被允许可选择地以向上计数模式或向下计数模式执行计数,该计数器电路包括:计数器处理器,其被配置为使得,当发生计数模式之间的切换时,走动的计数值被中断,而且计数模式之间有间隔,并且当模式开始时,将走动的计数值重置为走动的计数值被中断之前的值。
- 计数器电路以及保护电路-200980146838.9
- 武田贵志 - 三美电机株式会社
- 2009-11-24 - 2011-10-19 - H03K23/58
- 提供一种以简单的电路结构就可以对延迟时间进行切换的计数器电路。该计数器电路的特征在于,具有级联连接的复数个正反器,第一级正反器被供给作为输入信号的来自发振器的时钟,第一级之后的各级正反器被供给作为输入信号的上一级的Q输出,其中,所述复数个正反器的全部或部分被供给模式信号,当所述模式信号表示通常延迟模式时,所述复数个正反器各自将被供给的所述输入信号进行1/2的周期分割并作为Q输出进行输出,当所述模式信号表示延迟缩短模式时,被供给了所述模式信号的各级正反器使被供给的所述输入信号原样通过并作为Q输出进行输出。
- 一种毛刺消除可编程计数器-201020523927.0
- 吴建辉;杨世铎;张萌;陈招娣;吉新春;陈超;竺磊;徐毅;徐震;时龙兴 - 东南大学
- 2010-09-09 - 2011-06-22 - H03K23/58
- 本实用新型公开了一种毛刺消除可编程计数器,包括异步计数器主体电路、可编程逻辑电路、复位脉冲产生电路、计数器输出产生电路四部分;其中异步计数器主体电路上设有N位分频输出端(Q0…QN-1)、可编程输入端P以及D触发器;可编程逻辑电路分成可编程部分和非可编程部分,可编程部分采用与非逻辑,非可编程部分采用或非逻辑;复位脉冲产生电路上设有两个输入端R0、S0以及三个输出端;计数器输出产生电路上设有两个输入端R1、S1以及一个输出端。本实用新型设计简单,电路结构新颖,毛刺消除能力强,易于实现等特点。
- 集成电路及在集成电路中获得基准时钟的方法-200910171539.2
- 王惠刚 - 炬力集成电路设计有限公司
- 2009-08-28 - 2011-04-06 - H03K23/58
- 本发明公开了一种集成电路,包括:第一分频单元、计数器、振荡信号产生电路和第二分频单元;所述第一分频单元用于通过对从所述集成电路外部输入的外部时钟信号进行分频得到第一基准时钟;振荡信号产生电路用于产生一振荡信号;计数器用于通过使用所述第一基准时钟对所述振荡信号进行计数得到所述振荡信号的频率信息;所述第二分频单元用于根据依据所述频率信息得到的分频因子对所述振荡信号进行分频得到第二基准时钟。本发明还公开了一种在集成电路中获得基准时钟的方法。本发明方案可以在不需要低频晶体振荡器的情况下,得到精准的基准时钟,从而集成电路上无需连接低频晶体振荡器的两个引脚,可以节约宝贵的引脚资源。
- 基于忆阻器的多位可变进制异步计数电路-201010293049.2
- 徐辉;徐欣;聂洪山;孙兆林;刘海军;田晓波 - 中国人民解放军国防科学技术大学
- 2010-09-27 - 2011-01-19 - H03K23/58
- 本发明涉及一种基于忆阻器的多位可变进制异步计数电路。多位即计数的位数为N位,N为任意正整数,异步工作方式是指各个计数单元没有统一的计数信号,低位计数单元为高位计数单元提供计数信号,可变进制是指通过设定计数脉冲的参数,即周期T、占空比η与电流强度I,改变每一个计数脉冲对忆阻器阻抗的改变量,从而改变计数单元的量程。基于忆阻器的计数单元由忆阻器、计数脉冲输入端口、测试脉冲输入端口、测试脉冲输出端口、进位信号输出端口及复位端口构成。该计数电路利用忆阻器对电荷的记忆特性计数,可精确控制计数。
- 时钟脉冲产生器、存储器电路及产生内部时钟脉冲信号的方法-201010150524.0
- 陶昌雄;陆崇基;蓝丽娇 - 台湾积体电路制造股份有限公司
- 2010-03-26 - 2010-09-29 - H03K23/58
- 一种时钟脉冲产生器,包括第一及第二输入端。第一输入端接收一第一时钟脉冲信号。第一时钟脉冲信号具有第一及第二电平转换。第一及第二电平转换可定义一第一脉冲宽度。第二输入端接收一第二时钟脉冲信号。第二时钟脉冲信号具有一第三电平转换。第一及第三电平转换可定义一时间周期。时钟脉冲产生器比较第一脉冲宽度与时间周期,并输出一第三时钟脉冲信号。第三时钟脉冲信号具有第二脉冲宽度、第四及第五电平转换。第二脉冲宽度由第四及第五电平转换所定义。第二电平转换或第三电平转换根据第一脉冲宽度与时间周期的比较结果,触发第五电平转换。
- 计数器、模数转换方法和转换器、半导体器件及电子装置-201010170664.4
- 村松良德;福岛范之;新田嘉一;安井幸弘 - 索尼株式会社
- 2005-04-26 - 2010-09-08 - H03K23/58
- 一种异步计数器电路,其被允许选择性地以向上计数模式或向下计数模式执行计数,包括:初始值设定处理器,其在改变计数模式的同时维持计数值的连续性;作为该计数器的基本元件的多个触发器彼此级联;以及初级时钟开关,其根据计数模式切换提供至初级触发器的时钟端子的计数器时钟的极性,其中使用输入到初级时钟开关的计数器时钟作为计数值的最低有效位。
- 高速可编程分频器-200810207852.2
- 王峰 - 浩凯微电子(上海)有限公司
- 2008-12-26 - 2010-06-30 - H03K23/58
- 一种高速可编程分频器,该分频器包括四个与非门和多级锁存器组合。第一与非门的输出端、第二与非门的输出端以及第三与非门的输出端分别连接到第四与非门的输入端,第一与非门、第二与非门及第三与非门分别设有一个控制输入端。每级锁存器组合由一个时钟高开通锁存器和一个时钟低开通锁存器组成,各相邻锁存器的连接为异时钟开通锁存器相连接,即高开通锁存器的输出端连接低开通锁存器的输入端,低开通锁存器的输出端连接高开通锁存器的输入端;其中,第一级时钟低开通锁存器的输出端连接到第一与非门的输入端,第一级时钟高开通锁存器的输出端连接到第二与非门的输入端;第二级时钟高开通锁存器的输出端连接到第三与非门的输入端。
- 非同步乒乓计数器-200910146002.0
- 谢鸿元 - 瑞昱半导体股份有限公司
- 2009-06-05 - 2009-12-09 - H03K23/58
- 本发明提供一种非同步乒乓计数器。该非同步乒乓计数器包含一第一非同步计数器、一第二非同步计数器及一控制器,该非同步乒乓计数器具有一第一状态及一第二状态,其中,在该第一状态下,该第一非同步计数器计算一输入时钟脉冲信号,该第二非同步计数器保持一第二计数输出值;在该第二状态下,该第二非同步计数器计算该输入时钟脉冲信号,该第一非同步计数器保持一第一计数输出值;以及该控制器根据该输入时钟脉冲信号的采样结果,来决定进入该第一状态或该第二状态。
- 一种0.5分频步长的多模可编程分频器-200910028461.9
- 吴建辉;王声扬;张萌;李红;吉新村;朱贾峰;汤黎明;黄福青;陈超 - 东南大学
- 2009-01-20 - 2009-07-15 - H03K23/58
- 本发明公布了一种0.5分频步长的多模可编程分频器,它包括相互级联的2/3分频单元,多路选择器和控制器,它还包括一n-1位的半加器,用于对分频比进行适时的调整。相位切换控制模块的使能信号C0与2/3单元的置数信号一并构成n位的二进制分频比控制位,输出信号可从任一2/3单元的模式控制信号输出端引出。本发明的分数步长分频器电路结构简洁,无毛刺,增加功耗少,灵活性强。
- 专利分类