[发明专利]以并联LC作负载的电流注入式射频CMOS正交上混频器

摘要

本发明公开了一种以并联LC作负载的电流注入式射频CMOS正交上混频器，该混频器是在传统的双平衡吉尔伯特混频器的基础上，采用电流注入方式，在跨导级的漏极或者说是开关管源极处连接由P型MOS管构成的电流源，用来抽取跨导级提供给开关管的电流，增加射频的偏置电流，可增加电路的线性度和增益，减轻电压裕度引起的问题。PMOS管进行电流注入，流经本振晶体管的电流减少，输出的平均噪声电流减少，混频器的闪烁噪声减少。采用并联高品质因子的电感和电容作负载，使得能够在较低电源电压下实现上混频功能。本发明提高了线性度，增大了转换增益，减小了噪声。

主权项

一种以并联LC作负载的电流注入式射频CMOS正交上混频器，该混频器的结构含电源正端(VDD)、电源负端(GND)、第一偏置电压输入端口(VBias1)、第二偏置电压输入端口(VBias2)、第三偏置电压输入端口(VBias3)、第四偏置电压输入端口(VBias4)、零相位本地振荡信号输入端口(VLO0)、90度相位本地振荡信号输入端口(VLO90)、180度相位本地振荡信号输入端口(VLO180)、270度相位本地振荡信号输入端口(VLO270)、I支路差分正相基带信号输入端口(VIN0)、I支路差分负相基带信号输入端口(VIN180)、Q支路差分正相基带信号输入端口(VIN90)、Q支路差分负相基带信号输入端口(VIN270)、两个差分输出端口(OUT1)及(OUT2)，该混频器还包含有第一MOS管(M1)、第二MOS管(M2)、第三MOS管(M3)、第四MOS管(M4)、第五MOS管(M5)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一电感(L1)、第二电感(L2)、I支路(I‑Branch)和Q支路(Q‑Branch)，其中I支路和Q支路的结构完全相同且对称设置，各支路含有第一本地振荡信号输入端口(VLOA)、第二本地振荡信号输入端口(VLOB)、差分正相基带信号输入端口(VINA)、差分负相基带信号输入端口(VINB)、第一开关级偏置电流输入端口(SWA)、第二开关级偏置电流输入端口(SWB)、第一偏置电压输入端口(VB1)、第二偏置电压输入端口(VB2)、差分正相输出端口(VOUT+)、差分负相输出端口(VOUT‑)及直流偏置电流端(IBIAS)；I支路的第一开关级偏置电流输入端口(SWA)接第一MOS管(M1)的漏极，I支路的第二开关级偏置电流输入端口(SWB)接第二MOS管(M2)的漏极，Q支路的第一开关级偏置电流输入端口(SWA)接第三MOS管(M3)的漏极，Q支路的第二开关级偏置电流输入端口(SWB)接第四MOS管(M4)的漏极，第一MOS管(M1)的栅极、第二MOS管(M2)的栅极、第三MOS管(M3)的栅极、第四MOS管(M4)的栅极都接第三偏置电压输入端口(VBias3)；第一MOS管(M1)的源极、第二MOS管(M2)的源极、第三MOS管(M3)的源极及第四MOS管(M4)的源极都接电源正端(VDD)；第一电容(C1)的一端、第三电容(C3)的一端和第一电感(L1)的一端连接I支路的VOUT+端，I支路的VOUT+端和Q支路的VOUT+端相连；第一电容(C1)的另一端和第一电感(L1)的另一端接电源正端(VDD)，第三电容(C3)的另一端接差分输出端口(OUT1)；第二电容(C2)的一端、第四电容(C4)的一端和第二电感(L2)的一端连接Q支路的VOUT‑端，I支路的VOUT‑端和Q支路的VOUT‑端相连，第二电容(C2)的另一端和第二电感(L2)的另一端接电源正端(VDD)，第四电容(C4)的另一端接差分输出端口(OUT2)；I支路的VB1端和Q支路的VB1端接第一偏置电压输入端口(VBias1)；I支路的VB2端和Q支路的VB2端接第二偏置电压输入端口(VBias2)；I支路的VLOA端连接零相位本地振荡信号输入端口(VLO0)，VLOB端连接180度相位本地振荡信号输入端口(VLO180)；Q支路的VLOA端连接90度相位本地振荡信号输入端口(VLO90)，VLOB端连接270度相位本地振荡信号输入端口(VLO270)；I支路的VINA端连接零相位基带信号输入端口(VIN0)，I支路的VINB端连接180度相位基带信号输入端口(VIN180)；Q支路的VINA端连接90度相位基带信号输入端口(VIN90)，Q支路的VINB端连接270度相位基带信号输入端口(VIN270)；I支路的直流偏置电流端(IBIAS)和Q支路的直流偏置电流端(IBIAS)相连、接第五MOS管(M5)的漏极，第五MOS管(M5)的栅极接第四偏置电压输入端口(VBias4)，源极接电源负端(GND)；I支路包括第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电容(C5)、第六电容(C6)、第七电容(C7)、第八电容(C8)、第六MOS管(M6)、第七MOS管(M7)、第八MOS管(M8)、第九MOS管(M9)、第十MOS管(M10)及第十一MOS管(M11)；具体连接方式为：第七MOS管(M7)的源极和第八MOS管(M8)的源极分别连接到第一开关级偏置电流输入端口(SWA)和第二开关级偏置电流输入端口(SWB)；第一电阻(R1)的一端和第五电容(C5)的一端相接、连接第七MOS管(M7)的栅极和第八MOS管(M8)的栅极；第五电容(C5)的另一端接第一本地振荡信号输入端口(VLOA)，第一电阻(R1)的另一端接第一偏置电压输入端口(VB1)；第六MOS管(M6)的源极和第九MOS管(M9)的源极分别连接到第一开关级偏置电流输入端口(SWA)和第二开关级偏置电流输入端口(SWB)；第二电阻(R2)的一端和第六电容(C6)的一端相接、连接第六MOS管(M6)的栅极和第九MOS管(M9)的栅极；第六电容(C6)的另一端接第二本地振荡信号输入端口(VLOB)，第二电阻(R2)的另一端接第一偏置电压输入端口(VB1)；第六MOS管(M6)的漏极和第八MOS管(M8)的漏极相连、接到差分正相输出端口(VOUT+)；第七MOS管(M7)的漏极和第九MOS管(M9)的漏极相连、接到差分负相输出端口(VOUT‑)；第十MOS管(M10)的漏极连接到第一开关级偏置电流输入端口(SWA)；第三电阻(R3)的一端和第七电容(C7)的一端相接、连接到第十MOS管(M10)的栅极；第七电容(C7)的另一端接差分正相基带信号输入端口(VINA)，第三电阻(R3)的另一端接第二偏置电压输入端口(VB2)；第十MOS管(M10)的源极连接到直流偏置电流端(IBIAS)；第十一MOS管(M11)的漏极连接到第二开关级偏置电流输入端口(SWB)；第四电阻(R4)的一端和第七电容(C8)的一端相接、连接到第十一MOS管(M11)的栅极；第八电容(C8)的另一端接差分负相基带信号输入端口(VINB)，第三电阻(R3)的另一端接第二偏置电压输入端口(VB2)；第十一MOS管(M11)的源极连接到直流偏置电流端(IBIAS)。