[发明专利]多处理器延迟执行

摘要

公开了一种方法、系统和可装卸计算机卡。第一先入先出（FIFO）存储器可以从包括第一处理器的第一处理器组接收第一处理器输入。第一处理器组被配置为基于包括一组输入信号、时钟信号和对应数据的第一处理器输入来执行程序代码。第一FIFO可以存储第一处理器输入，并且可以根据第一延迟向第二FIFO存储器和第二处理器输出第一处理器输入。第二FIFO存储器可以存储第一处理器输入，并且可以根据第二延迟向第三处理器输出第一处理器输入。响应于第一处理器输入，第二处理器可以执行程序代码的至少第一部分，第三处理器可以执行程序代码的至少第二部分。

主权项

一种方法，包括：在第一先入先出（FIFO）存储器处从包括第一处理器的第一处理器组接收第一处理器输入，其中所述第一处理器组被配置为基于所述第一处理器输入执行程序代码，所述第一处理器输入包括一组输入信号、时钟信号和用于执行所述程序代码的对应数据；在所述第一FIFO存储器处存储所述第一处理器输入；向第二FIFO存储器和第二处理器输出来自所述第一FIFO存储器的所述第一处理器输入，其中所述第二处理器连接到所述第一FIFO存储器，其中所述第一处理器输入根据第一延迟被输出到所述第二处理器；响应于所述第一处理器输入，在所述第二处理器处执行所述程序代码的至少第一部分；在所述第二FIFO存储器处存储所述第一处理器输入；向连接到所述第二FIFO存储器的第三处理器输出来自所述第二FIFO存储器的所述第一处理器输入，其中所述第一处理器输入根据第二延迟被输出到所述第三处理器；以及响应于所述第一处理器输入，在所述第三处理器处执行所述程序代码的至少第二部分。