[发明专利]优化的蒙哥马利模乘硬件

摘要

本发明公开了一种优化的蒙哥马利模乘方法、模平方方法和模乘硬件，在原始FIOS（Finely integrated operand scanning）算法基础上进行了优化，模乘硬件主要包括3个单端口SRAM和一个双端口SRAM，一个32位乘法器，一个34位加法器，一个4‑2压缩器，一个64位寄存器以及6个32位寄存器。本发明采用两级并行流水线的高基模乘器，第一级32位乘法器完成AB操作，第二级加法器完成T+AB+C运算，实现32‑2048位的模乘运算，不仅减少了芯片的面积，也提高了模乘运算性能。

主权项

一种优化的蒙哥马利模乘装置，其特征在于，包括第一单端口SRAM(1)、第二单端口SRAM(2)、第三单端口SRAM(3)、双端口SRAM(4)、第一至第五32位寄存器(5、6、7、8、9)、3位寄存器(10)、32位乘法器(11)、34位加法器(12)、4‑2压缩器(13)和64位寄存器(14)；所述的第一单端口SRAM(1)用来存放乘数A，所述的第二单端口SRAM(2)用来存放乘数B，所述的第三单端口SRAM(3)用来存放模数N，所述的双端口SRAM(4)用来存放结果T；所述的第一32位寄存器(5)、第二32位寄存器(6)用来存储需要运算的乘数和被乘数，该第一32位寄存器(5)的数据源在控制电路的控制下分别来自第一单端口SRAM(1)、第三32位寄存器(7)和第四32位寄存器(8)，该第二32位寄存器(6)的数据源在控制电路的控制下分别来自第二单端口SRAM(2)和第三单端口SRAM(3)；所述的32位乘法器(11)用来对所述的第一32位寄存器(5)和第二32位寄存器(6)的输入进行乘法处理，并将处理结果存储在64位寄存器(14)，所述的第三32位寄存器(7)存储中间结果m，在控制电路的控制下所述的64位寄存器(14)的低32位数据存入该第三32位寄存器(7)中；所述的4‑2压缩器(13)用来处理在控制电路的控制下选择的4个输入数据，并将处理得到的两个34位数据结果经所述的34位加法器(12)进行加法处理，将加法处理结果的低32位存储在所述的第五32位寄存器(9)中、高3位存储在所述的3位寄存器(10)中，并在控制电路控制下将该第五32位寄存器(9)中的数据分别写入所述的双端口SRAM(4)和所述的第四32位寄存器(8)。