[发明专利]一种抗漏电干扰的可调计时电路有效

专利信息
申请号: 201610948469.7 申请日: 2016-10-26
公开(公告)号: CN106527100B 公开(公告)日: 2019-01-15
发明(设计)人: 白胜天;成杨;张树晓 申请(专利权)人: 中颖电子股份有限公司
主分类号: G04F10/02 分类号: G04F10/02
代理公司: 上海专利商标事务所有限公司 31100 代理人: 胡林岭
地址: 200335 上*** 国省代码: 上海;31
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摘要: 发明提供了一种抗漏电干扰的可调计时电路。抗漏电干扰的可调计时电路包括:比较器,用于将外接电容的电压与一预设的电压阈值进行比较并输出比较结果;逻辑电路,具有接收时钟信号的端口,能接收使能信号、所述比较器的输出信号以及时钟信号,并输出控制信号,其中,逻辑电路从使能信号有效且外接电容开始充电开始,直到外接电容的电压到达预设的电压阈值的这段时间内对时钟信号进行计数,并获得第一计数值;逻辑电路对第一计数值进行调整,并输出控制信号;受控计数器,用于接收欲延迟的输入信号以及控制信号,并根据控制信号进行计数,当计数至第二计数值时,受控计数器才输出输入信号,其中,第二计数值由逻辑电路输出的控制信号所确定。
搜索关键词: 漏电 计时电路 控制信号 外接电容 可调 受控计数器 时钟信号 使能信号 输出控制 比较器 预设 逻辑电路输出 接收时钟 输出比较 输出信号 延迟 充电 输出
【主权项】:
1.一种抗漏电干扰的可调计时电路,其特征在于,所述抗漏电干扰的可调计时电路包括:比较器,用于将外接电容的电压与一预设的电压阈值(VTR)进行比较并输出比较结果;逻辑电路,所述逻辑电路具有接收时钟信号的端口,所述逻辑电路接收使能信号、所述比较器的输出信号以及所述时钟信号(CLK),并输出控制信号,其中,所述逻辑电路从使能信号有效且外接电容开始充电开始,直到外接电容的电压到达所述预设的电压阈值的这段时间内对所述时钟信号(CLK)进行计数,并获得第一计数值;所述逻辑电路对所述第一计数值进行调整,并输出所述控制信号;受控计数器,所述受控计数器用于接收欲延迟的输入信号(IN)以及所述逻辑电路输出的所述控制信号,并根据所述控制信号进行计数,当计数至第二计数值时,受控计数器才输出所述输入信号,其中,所述第二计数值由所述逻辑电路输出的控制信号所确定。
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