[发明专利]一种基于FPGA的高效CAN总线接口在审
| 申请号： | 201711451959.7 | 申请日： | 2017-12-26 |
| 公开（公告）号： | CN109962830A | 公开（公告）日： | 2019-07-02 |
| 发明（设计）人： | 刘春跃;唐济远;王占军 | 申请（专利权）人： | 中国船舶重工集团公司七五〇试验场 |
| 主分类号： | H04L12/40 | 分类号： | H04L12/40 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 650051*** | 国省代码： | 云南;53 |
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| 摘要： | 本发明提供了一种基于FPGA的高效CAN接口，硬件包括FPGA、单片CAN收发器和单片2位电平转换芯片；通过CAN收发器将CAN总线信息接入，再把收、发两链路信号经过一个2位电平转换芯片转换后，发送到FPGA即可；所述FPGA内部，利用可编程逻辑实现主控模块；所述FPGA内部固定有用于模拟数字集成芯片SJA1000的逻辑，作为CAN控制器，所述CAN控制器直接对接主控模块；所述FPGA内部采用时钟分频与锁相环结合的方法，在FPGA内部产生基准时钟。本发明针对所有型号的FPGA芯片，不需要CAN总线控制器、基准时钟晶振，简易高效的实现CAN接口。 | ||
| 搜索关键词： | 电平转换芯片 基准时钟 主控模块 单片 可编程逻辑 集成芯片 链路信号 模拟数字 内部固定 时钟分频 直接对接 锁相环 晶振 简易 转换 | ||
【主权项】：
1.一种基于FPGA的高效CAN接口，其特征在于，硬件包括FPGA、单片CAN收发器和单片2位电平转换芯片；通过CAN收发器将CAN总线信息接入，再把收、发两链路信号经过一个2位电平转换芯片转换后，发送到FPGA即可；所述FPGA内部，利用可编程逻辑实现主控模块；所述FPGA内部固定有用于模拟数字集成芯片SJA1000的逻辑，作为CAN控制器，所述CAN控制器直接对接主控模块；所述FPGA内部采用时钟分频与锁相环结合的方法，在FPGA内部产生基准时钟。
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