[发明专利]基于恢复时钟与本地时钟的数据监测电路、系统和方法在审
| 申请号： | 201910397206.5 | 申请日： | 2019-05-14 |
| 公开（公告）号： | CN110289850A | 公开（公告）日： | 2019-09-27 |
| 发明（设计）人： | 李沛杰;刘勤让;吕平;沈剑良;刘冬培;陈艇;汤先拓;张文建;高彦钊;魏帅 | 申请（专利权）人： | 中国人民解放军战略支援部队信息工程大学 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/085;H03L7/10 |
| 代理公司： | 郑州大通专利商标代理有限公司 41111 | 代理人： | 陈勇 |
| 地址： | 450000 河*** | 国省代码： | 河南;41 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明提供了基于恢复时钟与本地时钟的数据监测电路、系统和方法，包括：恢复时钟分频器用于输入恢复时钟信号，将恢复时钟信号进行计数分频，得到周期信号；本地时钟采样器对周期信号的高电平进行采样计数，得到计数结果；频率监测电路将计数结果与分频系数进行比较，如果计数结果与分频系数不匹配，则确定电路存在频差；频差状态检测电路在电路存在频差的情况下，统计错误状态的次数，将错误状态的次数与第一频偏阈值进行比较，如果错误状态的次数大于第一频偏阈值，则输出指示信号；CDR状态输出电路根据指示信号触发CDR电路复位，并输出复位触发信号，可以在CDR失锁后，实现鉴相器的快速恢复，使鉴相器重新根据新的数据进行追踪。 | ||
| 搜索关键词： | 错误状态 恢复时钟 计数结果 频差 恢复时钟信号 数据监测电路 分频系数 周期信号 鉴相器 频偏 电路 频率监测电路 状态检测电路 状态输出电路 触发信号 快速恢复 时钟采样 输出复位 输出指示 指示信号 分频器 高电平 采样 复位 触发 分频 失锁 匹配 追踪 统计 | ||
【主权项】：
1.一种基于恢复时钟与本地时钟的数据监测电路，其特征在于，所述电路包括恢复时钟分频器、本地时钟采样器、频率监测电路、频差状态检测电路和CDR状态输出电路；所述恢复时钟分频器、所述本地时钟采样器、所述频率监测电路、所述频差状态检测电路和所述CDR状态输出电路依次连接；所述恢复时钟分频器，用于输入CDR电路输出的恢复时钟信号，并将所述恢复时钟信号进行计数分频，得到周期信号；所述本地时钟采样器，用于在本地时钟信号下，对所述周期信号的高电平进行采样计数，得到计数结果；所述频率监测电路，用于将所述计数结果与分频系数进行比较，如果所述计数结果与分频系数不匹配，则确定所述电路存在频差；所述频差状态检测电路，用于在所述电路存在频差的情况下，统计错误状态的次数，并将所述错误状态的次数与第一频偏阈值进行比较，如果所述错误状态的次数大于所述第一频偏阈值，则输出指示信号；所述CDR状态输出电路，用于根据所述指示信号触发CDR电路复位，并输出复位触发信号。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于中国人民解放军战略支援部队信息工程大学，未经中国人民解放军战略支援部队信息工程大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201910397206.5/，转载请声明来源钻瓜专利网。
- 同类专利
- 集成电路-201920220792.1
- B·加亚尔 - 意法半导体(鲁塞)公司
- 2019-02-21 - 2019-10-11 - H03L7/08
- 本公开涉及集成电路。该集成电路包括：锁相环，包括被配置为由控制信号的电压控制的振荡器；相位比较器，被配置为接收参考信号和源自所述振荡器的输出信号的反馈信号；检测器，被配置为检测所述反馈信号上的转变的缺失达第一持续时间；以及控制器，被配置为响应于所述反馈信号上的所述转变的缺失迫使所述控制信号的所述电压降低，至少直至所述反馈信号上的转变的重新出现。
- 一种单相电压数字锁相方法-201710163694.4
- 易龙强;王定富;蔡钟山 - 漳州科华技术有限责任公司;科华恒盛股份有限公司
- 2017-03-19 - 2019-10-01 - H03L7/08
- 本发明涉及一种单相电压数字锁相方法，构建一个与待测电压信号相似的预设电平信号；在控制过程中，根据PI控制器输出的增量角频率与基准角频率累加获取的角频率调整预设频率，控制使得两个电压信号对应的电平矢量的相位差分量趋近为0，在控制达到稳态时，输出的相位角跟踪待测信号的相位，完成锁相功能。本发明利用待测电压信号的当前采样点和之前的第k‑n个采样点构成电平矢量，控制过程中，只需保留n个采样点，当n=1时，只需保留1个采样周期的采样值，占用的存储空间极少，且计算简便实用，可应用于产品开发。
- 基于恢复时钟与本地时钟的数据监测电路、系统和方法-201910397206.5
- 李沛杰;刘勤让;吕平;沈剑良;刘冬培;陈艇;汤先拓;张文建;高彦钊;魏帅 - 中国人民解放军战略支援部队信息工程大学
- 2019-05-14 - 2019-09-27 - H03L7/08
- 本发明提供了基于恢复时钟与本地时钟的数据监测电路、系统和方法，包括：恢复时钟分频器用于输入恢复时钟信号，将恢复时钟信号进行计数分频，得到周期信号；本地时钟采样器对周期信号的高电平进行采样计数，得到计数结果；频率监测电路将计数结果与分频系数进行比较，如果计数结果与分频系数不匹配，则确定电路存在频差；频差状态检测电路在电路存在频差的情况下，统计错误状态的次数，将错误状态的次数与第一频偏阈值进行比较，如果错误状态的次数大于第一频偏阈值，则输出指示信号；CDR状态输出电路根据指示信号触发CDR电路复位，并输出复位触发信号，可以在CDR失锁后，实现鉴相器的快速恢复，使鉴相器重新根据新的数据进行追踪。
- 数据时钟恢复电路-201610687949.2
- 刘金彬;李奇 - 硅谷数模半导体(北京)有限公司;硅谷数模国际有限公司
- 2016-08-18 - 2019-09-20 - H03L7/08
- 本发明公开了一种数据时钟恢复电路。其中，该电路包括：数据时钟恢复环路，具有数据输入端和时钟输入端；鉴频器环路，与数据时钟恢复环路连接，用于跟踪数据输入端的输入数据和时钟输入端的输入时钟之间的频率变化，输出频率跟踪所述数据输入端的输入数据率，以供数据时钟恢复环路从中恢复出时钟沿与输入数据的中心点对齐的采样时钟。本发明解决了相关技术中现有的数据时钟恢复电路由于是有参考源的电路而造成的电路设计复杂、系统开销大的技术问题。
- 一种锁相环接口信号抗干扰装置-201822051568.2
- 李彪;刘民进;朱进宇;王子珺;王滕;邵洋洲;王杰;宋果林;黄孟佳 - 航天恒星科技有限公司
- 2018-12-07 - 2019-08-09 - H03L7/08
- 一种锁相环接口信号抗干扰装置，包括顶层电路板(1)、低层电路板(2)、衬底层(4)；所述顶层电路板(1)、低层电路板(2)、衬底层(4)依次连接，低层电路板(2)位于顶层电路板(1)和衬底层(4)之间；所述顶层电路板(1)上布设有锁相环接口信号电路(11)，所述低层电路板(2)上布设有第一屏蔽线(13)，第一屏蔽线(13)为带有槽的矩形金属层。第一屏蔽线(13)上的槽为多个等间距平行排列的矩形区域(14)，该矩形区域(14)的宽度为0.5um～1um，相邻矩形区域(14)之间的间距为2～5um。本实用新型装置解决了芯片内接口信号的噪声耦合和串扰等干扰问题。
- 一种超薄低功耗高相位噪声快跳频率源-201822137583.9
- 胡彪;周波 - 成都颐和电子科技有限责任公司
- 2018-12-19 - 2019-07-19 - H03L7/08
- 本实用新型公开了一种超薄低功耗高相位噪声快跳频率源，包括主腔体、用于产生多个点频信号的射频链路、用于进行电源处理和对射频链路进行控制的控制电路和用于进行信号屏蔽的盖板，所述主腔体的正面外部通过螺钉连接所述盖板，所述射频链路和所述频率源控制电路板置于所述主腔体的内部，所述控制电路板紧贴所述主腔体的背面。本实用新型为超薄设计，体积小，集成化高，便于与系统集成；本实用新型的功耗更低，发热小，有利于系统功耗降低，提供10个频点的条件下功耗只有2.5W。
- 电荷泵-201610512052.6
- 李永胜 - 上海兆芯集成电路有限公司
- 2016-07-01 - 2019-07-16 - H03L7/08
- 一种电荷泵，包括：一切换电路、一固定电流源、一固定电流沉、一适应电流源以及一适应电流沉。切换电路根据一上控制信号和一下控制信号，于一输出节点处产生一输出电位。固定电流源供应一第一电流至切换电路。固定电流沉由切换电路处汲取一第二电流。适应电流源供应一第三电流至切换电路。适应电流沉由切换电路处汲取一第四电流。前述第三电流和第四电流可根据上控制信号和下控制信号而进行调整。本发明不仅可大幅改良电荷泵及其对应锁相回路的锁定时间、信号抖动以及相位误差，还可降低对于制程、电压以及温度的变化的敏感度。
- 一种节能锁相环降频器-201821680521.6
- 罗承良 - 珠海市美信电子科技有限公司
- 2018-10-17 - 2019-07-16 - H03L7/08
- 本实用新型涉及一种节能锁相环降频器，包括依次电连接的两路信号输入端、射频放大电路和集功分器、混频器、振荡器和中频放大器为一体的锁相环集成芯片，所述锁相环集成芯片还分别连接有DC‑DC降压芯片的输出端和若干个信号端口的输出端，所述若干个信号端口的输入端分别与所述DC‑DC降压芯片的输入端连接。本实用新型通过锁相环集成芯片把垂直极化信号和水平极化信号转换为四路中频输出信号至信号端口，信号端口输入的电压信号通过DC‑DC降压芯片进行降压，并为锁相环集成芯片提供工作电压，产品的能耗降低，比原来的产品省电70％左右，噪声系数明显降低，增益平坦，性能更稳定，并且用户数量也增加，使之满足客户的需求。
- 一种小体积超细步进低相位噪声超高杂散抑制频率源-201821259370.7
- 王春玺;杜国孟;李宗康;李静;王文钢;马闯;刘珂 - 西安众思创融电子科技有限公司
- 2018-08-06 - 2019-07-12 - H03L7/08
- 本实用新型公开了一种小体积超细步进低相位噪声超高杂散抑制频率源，晶振模块分别通过DDS和直合成高稳基准器均连接第一混频滤波器，第一混频滤波器通过分频滤波器连接内置R分频器，主锁相环器分别通过环路滤波器和第二混频滤波器连接压控振荡器，第二混频滤波器连接混频基准模块。本实用新型的有益效果：通过将数字频率合成单元实现极细步进跳频和直接式频率合成单元产生的高稳基准信号源先进行并联后混频处理，合理规划频率、优化算法使主锁相环工作在整数模式下，通过在主锁相环内嵌套混频基准源，降低主锁相环的环路N值，从而使相噪和参考杂散恶化大大降低，实现超细步进、低相位噪声、超高杂散抑制信号输出。
- 一种FMCW信号源-201920489866.1
- 周委 - 成都威庆科技有限公司
- 2019-04-12 - 2019-07-12 - H03L7/08
- 本实用新型公开了一种FMCW信号源，所述微控制器通过网络接口芯片实时接收从网络传入的控制指令，并分别发送至PLL芯片、2分频器、8分频器和分段带通滤波器组，所述PLL芯片与压控振荡器配合产生固定频率的射频信号，所述压控振荡器产生的射频信号先经过2分频器产生所需频率信号，在经过8分频器再次分频得到扫频信号，扫频信号经过功放放大后进入分段带通滤波器组，最后由分段带通滤波器输出滤波后的扫频射频信号。与现有技术相比，本实用新型体积小，重量轻，功耗低，低成本，控制简单。在微波和雷达行业中有非常重要的用途。使用网络接口，连接简单，可以接入多个同类模块实现更高扫频带宽或其他复杂功能。
- 基于注入锁定环形振荡器的数字时间转换器-201510765248.1
- 戴维德·庞顿;安东尼奥·帕莎玛尼;安德里亚·贝维拉夸 - 英特尔IP公司
- 2015-11-11 - 2019-07-09 - H03L7/08
- 本公开涉及基于注入锁定环形振荡器的数字时间转换器，并且提供了用于数字时间转换器(DTC)的装置和方法。在示例中，DTC可包括相位插值器和环形振荡器。相位插值器可被配置为接收两个或更多个不同相位信号的数字表示，并且对两个或更多个不同相位信号的数字表示进行插值以提供经插值的输出相位信号。环形振荡器可被配置为：接收经插值的相位信号、锁定到经插值的输出相位信号的频率和相位、并且提供经滤波的相位信号。
- 锁相环的粗调谐选择-201510809632.7
- C·维克潘利克;H·迪特尔-斯泰马热尔 - 英特尔IP公司
- 2015-11-20 - 2019-07-09 - H03L7/08
- 锁相环系统包括锁相环以及振荡器,该振荡器根据粗调谐操作和细调谐操作被粗调谐和细调谐。系统操作为，基于与振荡器有关并由特征描述部件确定的一个或多个特征、内插函数以及一个或多个最终测量，来校准振荡器的粗调谐。调整部件配置成，基于至少一个最终频率测量来调整粗调谐值，以生成最终粗调谐值并基于最终粗调谐值来设置振荡器的粗调谐。
- 延时锁相环电路及半导体存储器-201821910862.8
- 牟文杰 - 长鑫存储技术有限公司
- 2018-11-20 - 2019-07-09 - H03L7/08
- 本实用新型提供一种延时锁相环电路及半导体存储器。延时锁相环电路包括延时链、MR2模式寄存器、译码器、控制单元、复制延时单元及鉴相器；延时链用于对输入信号进行延迟；MR2模式寄存器包括高频工作的时钟频率的设置编码；译码器用于读取设置编码，得到预估时钟周期；控制单元连接译码器和延时链之间，用于设置延时链的初始长度；复制延时单元连接延时链，用于产生复制延时信号；鉴相器连接复制延时单元和时钟信号，用于输出比较结果信号；控制单元连接鉴相器，用于沿初始长度继续调整接入延时链的长度。本实用新型通过读取MR2模式寄存器内高频工作的时钟频率的设置编码，获取预估时钟周期，对延时链的长度进行快速调整，保证电路的可靠性和准确性。
- 锁相环电路、锁相环模块和锁相环方法-201410443516.3
- 铃木仁人 - 索尼半导体解决方案公司
- 2014-09-02 - 2019-06-18 - H03L7/08
- 本发明提供了锁相环电路、锁相环模块和锁相环方法。锁相环电路包括：相位比较部，被配置为比较第一时钟信号的相位和第二时钟信号的相位；环路滤波器，被配置为基于相位比较部的比较结果产生控制电压；以及时钟信号产生部，被配置为产生具有对应于控制电压的频率的时钟信号，并输出该时钟信号作为所述第二时钟信号。环路滤波器包括：第一电阻器，安插在信号路径上的第一节点与第二节点之间；第一电容器，安插在第二节点与第一DC电源之间；第一开关，安插第二节点与在信号路径上的第三节点之间；以及第二电容器，安插在第三节点与第二DC电源之间。
- 模块化信号采集与检测的装置和方法-201510261118.4
- M·K·卡恩;P·E·昆兰;K·J·穆尔瓦尼 - 亚德诺半导体集团
- 2015-05-21 - 2019-06-14 - H03L7/08
- 本发明涉及模块化信号采集与检测的装置和方法。获取和跟踪数据信号的装置和方法在本发明中被公开。两种不同的CDR电路被配置以基于两种不同的调制方式来获取和跟踪数据。当在采集模式时，第一CDR电路可以通过以降低的时钟速率对信号进行采样来获取数据信号并在发现前置码时交接给第二CDR电路。此外，在采集模式中，数据采集和跟踪电路会决定前置码信号的功率电平，并根据前置码的发现动态调节跟踪周期的阈值水平。
- 用于锁相环的相位跟踪器-201510505612.0
- 克利斯汀·维克帕勒克;托马斯·迈耶;安德烈亚斯·迈耶;索斯藤·特拉赫特 - 英特尔IP公司
- 2015-08-17 - 2019-06-11 - H03L7/08
- 本公开涉及用于锁相环的相位跟踪器。锁相环包括前馈路径，该前馈路径接收具有参考频率的参考信号并且输出是所述参考信号和反馈信号的函数的具有输出频率的输出信号。该锁相环还包括反馈路径，该反馈路径具有与其相关联的分频器电路，并且所述反馈路径被配置为接收所述输出信号并且基于所述分频器电路的分频值生成具有减小的频率的所述反馈信号。所述反馈信号被提供给所述前馈路径。该锁相环还包括调制器电路，所述调制器电路被配置为接收调制数据并且将分频器控制信号提供给所述分频器电路以控制它的所述分频值，以及相位跟踪电路，所述相位跟踪电路被配置为确定由于所述锁相环的锁定状态中的中断的从所述输出信号的初始相位值的相位漂移的量。
- 数据处理设备-201510516191.1
- 安东尼·凯斯拉斯;莱斯伯·高迈 - 恩智浦有限公司
- 2015-08-20 - 2019-06-11 - H03L7/08
- 一个示例公开了数据处理设备，包括：本地振荡器(LO)，该本地振荡器具有LO频率输出、LO性能参数输出和LO频率选择输入；以及退化检测模块，该退化检测模块耦合到LO性能参数输出并且耦合到LO频率选择输入，并且该退化检测模块包括由LO性能参数输出触发的LO频率选择模块。另一个示例公开了制件，包括至少一个非暂时性有形机器可读存储介质，该介质中包含用于控制数据处理设备的可执行机器指令，可执行机器指令包括：监视本地振荡器(LO)性能参数的集合；当LO性能参数中至少一个不在预定的范围内时，设置LO退化状态；以及响应于LO退化状态，调节LO频率。
- 基于计数器的SYSREF实施方案-201780065746.2
- S·杜桑德;V·彭塔科塔;M·B·韦弗;W·布赖特;J·胡 - 德州仪器公司
- 2017-12-29 - 2019-06-07 - H03L7/08
- 一种系统(100)(和相关联方法)包含输入触发器(120)、计数器(130)，和时钟树(110)。所述输入触发器(120)包含被配置成耦合到装置时钟(90)或由锁相环路产生的时钟的时钟输入端子，和被配置成耦合到第一参考信号(95)的数据输入端子。所述输入触发器(120)被配置成使用所述装置时钟(90)锁存所述参考信号(95)以产生经锁存参考信号。所述计数器(130)被配置成对在检测到所述经锁存参考信号后起始的所述装置时钟(90)的脉冲进行计数且针对所述装置时钟(95)的每L个脉冲输出包括一脉冲的第二参考信号(132)。所述时钟树(110)被配置成对所述装置时钟(95)进行下分频以产生第一输出时钟。所述时钟树被配置成通过所述第二参考信号(132)的脉冲而同步。
- 半导体装置及其调节电路-201510079494.1
- 徐荣锡;林多絪 - 爱思开海力士有限公司
- 2015-02-13 - 2019-06-04 - H03L7/08
- 一种半导体装置的调节电路包括：控制块，配置成响应于参考时钟信号和反馈时钟信号而产生控制信号；以及噪声补偿块，配置成响应于所述控制信号而补偿电源的电平变化。
- 用于半导体装置的输出控制电路和包括其的输出驱动电路-201510025923.7
- 郑锺濠;林多絪 - 爱思开海力士有限公司
- 2015-01-19 - 2019-05-31 - H03L7/08
- 一种输出控制电路可以包括：周期设定信号发生单元，其被配置成响应于延迟锁定环(DLL)锁定信号和输出使能复位信号来输出在指定时段期间被使能的设置信号。输出控制电路还可以包括时钟分频单元，其被配置成响应于设置信号来以预设的分频比对内部时钟进行分频，并且输出分频时钟。另外，输出控制电路可以包括移位单元，其被配置成响应于分频时钟来将设置信号移位预设的第一时间，并且输出第一延迟设置信号。另外，输出控制电路可以包括输出单元，其被配置成响应于分频时钟来接收并处理第一延迟设置信号，并且将输出使能复位信号输出。
- 时脉与数据恢复电路及时脉与数据恢复方法-201510558974.6
- 简廷旭;蔡政宏;蔡明宪 - 创意电子股份有限公司;台湾积体电路制造股份有限公司
- 2015-09-06 - 2019-05-21 - H03L7/08
- 本发明提供一种时脉与数据恢复电路及时脉与数据恢复方法，所述时脉与数据恢复电路包括相位检测器、相位内插器、有限状态机以及除数可控除频器。相位检测器比较输入数据信号与除频信号并产生相位指示信号以指示输入数据信号与除频信号间的相位差。相位内插器对所接收的第一与第二时脉信号进行相位内插，藉以产生相位内插信号。有限状态机耦接相位检测器与相位内插器，并且基于相位指示信号与相位内插信号产生控制信号。除数可控除频器耦接相位检测器与相位内插器，并且基于一除数对具有第二频率的相位内插信号进行除频，藉以产生除频信号。本发明可在不降低线性度特性的前提下，获得较宽的工作频率范围。
- 一种DLL输出电路及保证DRAM省电模式退出正常的方法-201510786326.6
- 王嵩 - 西安紫光国芯半导体有限公司
- 2015-11-16 - 2019-05-17 - H03L7/08
- 本发明涉及一种DLL输出电路及保证DRAM省电模式退出正常的方法，包括接收器、DLL延迟链、输出驱动器、DLL鉴相器、DLL逻辑控制电路、延迟链控制器、反馈电路，还包括计数器和运算器，计数器的输入端接收触发使能信号和配置参数，所述计数器的输出端连接运算器，所述运算器连接延迟链控制器，所述计数器以配置参数为基数，在触发使能信号的作用下进行计数。本发明解决了现有DLL输出电路在面临电流突变的突发状况下，无法补偿瞬态的电压扰动，出现DRAM内部供电系统不稳定的技术问题，本发明能在DRAM省电模式退出时自动补偿，达到瞬态补偿噪声的效果。
- 一种应用于亚速率时钟数据恢复电路的Bang-Bang鉴相器-201610412363.5
- 黄森;林福江;周煜凯 - 中国科学技术大学先进技术研究院
- 2016-06-06 - 2019-05-07 - H03L7/08
- 本发明公开了一种应用于亚速率时钟数据恢复电路的Bang‑Bang鉴相器，包括：多个数据采样器、一个边沿采样器、多个数据同步器、一个边沿同步器和两个异或门。本发明中，通过设置两个异或门，两个异或门接收重定时后的边沿信号和数据信号后，分别生成包含采样时钟和输入数据之间相位差信息的超前电压信号和滞后电压信号。本发明有效减少了1/N速率Bang‑Bang鉴相器采样所需的多相时钟数目，从而改善了整个时钟数据恢复电路的抖动性能，并降低了时钟恢复环路里Bang‑Bang鉴相器和压控振荡器等模块的工作频率。
- 一种保障PLL输出时钟的补偿装置-201811582385.1
- 张猛华;于宗光;薛海卫;陈振娇;张继 - 中国电子科技集团公司第五十八研究所
- 2018-12-24 - 2019-04-26 - H03L7/08
- 本发明公开一种保障PLL输出时钟的补偿装置，属于补偿电路技术领域。所述保障PLL输出时钟的补偿装置包括输入时钟缺失检测电路、多路选择器、锁相环PLL电路和时钟发生器。所述输入时钟缺失检测电路用于检测输入时钟PLLCLKIN而输出检测选择控制PLLSEL信号；所述多路选择器依据所述PLLSEL信号选择不同的时钟源输出至PLLCLKOUT；所述锁相环PLL电路提供输入时钟非缺失状态下的倍频输出时钟PLLVCO至所述多路选择器；所述时钟发生器提供输入时钟缺失状态下的输出补偿时钟PLLMISCLK。
- 用于评估控制环中的系统的性能的装置和方法-201410453627.2
- M·K·卡恩;K·J·默尔瓦那;M·J·荻尼;N·K·可尔尼 - 亚德诺半导体集团
- 2014-09-05 - 2019-04-16 - H03L7/08
- 本发明涉及用于评估控制环中的系统的性能的装置和方法。一种监控电路，用于监控其中具有分频器的锁相环的性能，所述分频器包括至少第一计数器，所述监控电路包括：至少一个存储元件，其在锁相环工作时自系统事件起的预定时间之后捕获第一计数器的值；可变性计算器，其用于将计数器的值与所述计数器的前一值进行比较以计算变差；以及电路，其响应于变差的估计，用于输出状态信号。
- 具有基于MEMS技术的变抗器的锁相回路-201510073759.7
- 格哈德·卡门 - 罗德施瓦兹两合股份有限公司
- 2015-02-11 - 2019-04-12 - H03L7/08
- 本发明涉及一种具有基于MEMS技术的变抗器的锁相回路(1)，所述锁相回路(1)具有相位检测器(2)和控制振荡器(4)。所述控制振荡器(4)设置有变抗器(5)。所述变抗器(5)利用MEMS技术实现。根据本发明，所述锁相回路(1)的控制带宽(BPLL)大于所述变抗器(5)的机械共振频率(fmech)。
- 基于注入锁定环形振荡器的相位插值电路及其运行方法-201510056637.7
- 陈领 - 上海炬力集成电路设计有限公司
- 2015-02-03 - 2019-04-12 - H03L7/08
- 本发明涉及电子电路，公开了一种基于注入锁定环形振荡器的相位插值电路及其运行方法。本发明中，根据ILRO的输出信号对注入信号进行采样，并根据采样结果改变ILRO的注入点位置和相位插值的输出点位置，可以以相对简单的电路结构低成本地实现高分辨率的相位插值，且功耗适中，同时还可以改善时钟噪声性能和占空比失真。此外，通过两个并行ILRO的切换，来实现ILRO的注入点位置和相位插值的输出点位置的改变，可以最大限度地减小ILRO的注入点位置和相位插值的输出点位置改变时导致的输出不稳定问题。
- 多相位时钟生成器-201410161195.8
- 陈丹凤 - 上海华虹宏力半导体制造有限公司
- 2014-04-22 - 2019-04-09 - H03L7/08
- 本发明公开了一种多相位时钟生成器，包括：环形振荡器、RC滤波器，偏置电流源和频率注入源。环形振荡器由大于1的奇数级首尾相连的CMOS反相器组成。各级CMOS反相器的结构相同，各级CMOS反相器包括由第一NMOS管和第一PMOS管组成的反相器主体，一个第二PMOS管组成的尾电流源。偏置电流源为各级第二PMOS管提供镜像电流。频率注入源将时钟信号注入到环形振荡器的第一级尾电流源的栅极上；其它各级由于RC滤波的作用，栅压基本不受影响。频率注入源注入的时钟信号能够对环形振荡器输出的时钟信号进行注入锁定。本发明能够采用注入锁定的方式实现相位的锁定，能够最大限度的降低相位噪声，能有效降低时钟的频率杂散。
- BANG-BANG时间到数字转换器系统和方法-201510583511.5
- 崇-元·托尼·张;曾-英·罗宾·卢 - 英特尔公司
- 2015-09-14 - 2019-04-05 - H03L7/08
- 本发明公开了一种BANG‑BANG时间到数字转换器系统和方法。时间到数字转换器包括互斥元件和采样组件。互斥元件被配置成接收第一时钟和第二时钟，并且生成第一脉冲和第二脉冲。互斥元件还被配置成：根据第一时钟早于第二时钟，将第一脉冲驱动至第一逻辑状态，并将第二脉冲驱动至第二逻辑状态；根据第二时钟早于第一时钟，将第二脉冲驱动至第一逻辑状态，并将第一脉冲驱动至第二逻辑状态。采样组件被配置成接收第一脉冲和第二脉冲，并且根据第一脉冲和第二脉冲生成判定信号。
- 电路、时间数字转换器、集成电路以及相应方法-201510253117.5
- 斯蒂芬·特尔蒂尼克;安德烈亚斯·赖斯特纳 - 英特尔IP公司
- 2015-05-18 - 2019-04-05 - H03L7/08
- 本公开涉及电路、时间数字转换器、集成电路以及相应方法。根据一个示例的一种电路，包括：可控振荡器，被配置为基于控制信号产生输出信号；输入信号处理电路，被配置为接收参考信号并被配置为产生指示参考信号和输出信号或从输出信号导出的信号之间的相位关系的数字值序列；以及数字数据处理电路，被配置为以低于数字值序列的频率的频率产生处理值序列，其中每一个处理值基于数字值序列中的若干数字值，其中控制信号基于处理值序列。
- 专利分类
