[发明专利]用于动态功率降低的自门控触发器在审

专利信息
申请号: 202211473729.1 申请日: 2022-11-22
公开(公告)号: CN116388748A 公开(公告)日: 2023-07-04
发明(设计)人: 马赫什·K·库马什卡尔;穆迪·阿尔塔夫·侯赛因;李越;阿图尔·马赫什瓦里;安克雷迪·纳拉马尔普 申请(专利权)人: 英特尔公司
主分类号: H03K19/17736 分类号: H03K19/17736;H03K19/17704;H03K19/00
代理公司: 北京东方亿思知识产权代理有限责任公司 11258 代理人: 陈蒙
地址: 美国加利*** 国省代码: 暂无信息
权利要求书: 查看更多 说明书: 查看更多
摘要: 本公开涉及用于动态功率降低的自门控触发器。本文描述的系统或方法可以涉及一种用于启用或禁用集成电路器件的内部时钟的不依赖锁存器的时钟门控技术。一种可编程逻辑器件包括时钟门控电路,该时钟门控电路接收时钟信号并且是不依赖锁存器的。时钟门控电路包括门控信号电路,该门控信号电路基于时钟信号和使能信号生成门控信号。时钟门控电路还包括逻辑门,该逻辑门基于门控信号生成控制信号。时钟门控电路还包括门控时钟生成电路,该门控时钟生成电路基于时钟信号和控制信号生成门控时钟信号。
搜索关键词: 用于 动态 功率 降低 门控 触发器
【主权项】:
暂无信息
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。

该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于英特尔公司,未经英特尔公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服

本文链接:http://www.vipzhuanli.com/patent/202211473729.1/,转载请声明来源钻瓜专利网。

同类专利
  • 一种基于FPGA信号处理通道选择方法-202011147109.X
  • 陈鹏旭 - 成都航天通信设备有限责任公司
  • 2020-10-23 - 2023-06-20 - H03K19/17736
  • 本发明公开了一种基于FPGA信号处理通道选择方法,包括步骤:S1,把信号频率存储到存储器中,并建立信号频率与通道的映射关系,通过访问存储器中信号频率的存储地址来获得对应信号频率,完成通道与信号频率映射;S2,判断通道与信号频率映射是否完成,若完成,则进入步骤S3,否则跳回步骤S1等;本发明兼顾了信号传递的成本和可行性,避免了现有方案中采用单路通道的缺点,有效保证了信息的传递,针对信号质量进行处理判断进而选出优质信号的通道进行信号传输,对于信号处理和数据交互非常高效的FPGA开发平台,工程使用性更高。
  • 一种支持PROM和处理器在线配置eFPGA的控制电路-201711209982.5
  • 田泽;王世中;郭蒙;刘承禹;王宣明;邓轲 - 中国航空工业集团公司西安航空计算技术研究所
  • 2017-11-27 - 2023-01-13 - H03K19/17736
  • 本发明属于SoPC芯片设计技术领域,涉及一种支持PROM和处理器在线配置eFPGA的控制电路。所述的电路包括数据路径选择模块,数据路径选择模块接收外部CFGSEL信号,该信号为0时选择处理器在线配置方式,通过写控制寄存器将片外存储控制器输出接口的访问权切换到控制电路,由控制电路通过该接口从外部flash指定地址,将事先准备好的配置数据按一定时序加载到eFPGA;当CFGSEL信号为1时选择PROM配置方式,相应的配置数据寄存后经选择直通到eFPGA配置接口,相应的配置时钟路径上接一电阻。提供一种支持PROM和处理器在线方式配置eFPGA的控制电路。
  • 用于FPGA的多模式POR电路-201810212013.3
  • 孟智凯;冯晓玲;贾红;程显志;陈维新;韦嶔 - 西安智多晶微电子有限公司
  • 2018-03-15 - 2021-09-21 - H03K19/17736
  • 本发明涉及一种用于FPGA的多模式POR电路,包括:第一延迟模块(101)、第二延迟模块(102)、选通控制模块(103)和输出模块(104);其中,所述第一延迟模块(101)的第一输出端分别电连接所述第二延迟模块(102)和所述选通控制模块(103),所述第一延迟模块(101)的第二输出端电连接所述输出模块(104);所述第二延迟模块(102)电连接所述选通控制模块(103);所述选通控制模块(103)电连接所述输出模块(104)。本发明提供的多模式POR电路可以灵活控制一个POR电路从微妙级到几百毫秒级别的延时;同时,通过选择器的输出来控制D触发器的时钟和复位,可以在各种模式下按需屏蔽clk信号,使D触发器不再动作,从而降低了电路的动态功耗。
  • 基于DRAM的可重构装置-201510944660.X
  • 高鸣宇;郑宏忠;K.T.马拉迪 - 三星电子株式会社
  • 2015-12-16 - 2020-10-09 - H03K19/17736
  • 一种基于DRAM的可重构逻辑。根据一个一般方面,一种装置可以包括存储阵列,该存储阵列包括多个存储子阵列。子阵列中的至少一个可以被布置为可重构查找表。该可重构查找表可以包括:被配置为存储数据的多个存储单元;局部行译码器,被配置为基于输入信号的集合来激活存储单元的一个行或多个行;局部线选择器,被配置为基于至少一个输入信号来选择存储单元的行的子集。
  • 复杂可编程逻辑器件-201710452695.0
  • 程显志;贾红;陈维新;韦嵚 - 西安智多晶微电子有限公司
  • 2015-01-23 - 2020-06-12 - H03K19/17736
  • 本发明涉及一种CPLD。该CPLD包括各个逻辑单元、DLL、n个可变延时器,与DLL连接,n为不小于1的整数;DLL产生1路第一时钟信号和n路相位延时编码;DLL将第一时钟信号传输至各个逻辑单元;相位延时编码与可变延时器一一对应,可变延时器根据对应的相位延时编码将接收的第二时钟信号进行相位移,并将相位移后的第二时钟信号传输至各个逻辑单元;DLL还将第一时钟信号由DLL内部的可变延时器经由CPLD的时钟树进行延迟反馈,得到延迟后的第一时钟信号,并将延迟后的第一时钟信号传输至各个逻辑单元。本发明可简化电路设计与系统集成,降低功耗、开发与物料成本,使用方便。
专利分类
×

专利文献下载

说明:

1、专利原文基于中国国家知识产权局专利说明书;

2、支持发明专利 、实用新型专利、外观设计专利(升级中);

3、专利数据每周两次同步更新,支持Adobe PDF格式;

4、内容包括专利技术的结构示意图流程工艺图技术构造图

5、已全新升级为极速版,下载速度显著提升!欢迎使用!

请您登陆后,进行下载,点击【登陆】 【注册】

关于我们 寻求报道 投稿须知 广告合作 版权声明 网站地图 友情链接 企业标识 联系我们

钻瓜专利网在线咨询

400-8765-105周一至周五 9:00-18:00

咨询在线客服咨询在线客服
tel code back_top