[发明专利]包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法在审
申请号: | 202310026299.7 | 申请日: | 2023-01-09 |
公开(公告)号: | CN116615029A | 公开(公告)日: | 2023-08-18 |
发明(设计)人: | J·D·霍普金斯;J·D·格林利 | 申请(专利权)人: | 美光科技公司 |
主分类号: | H10B41/10 | 分类号: | H10B41/10;H10B41/35;H10B41/41;H10B41/50;H10B43/10;H10B43/35;H10B43/40;H10B43/50 |
代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 王龙 |
地址: | 美国爱*** | 国省代码: | 暂无信息 |
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摘要: | 本申请涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层级。在所述导体层级正上方形成个别地包括竖直堆叠的横向间隔开的存储器块区,所述竖直堆叠包括交替的第一层级和第二层级。沟道材料串延伸穿过所述第一层级和所述第二层级。横向跨越所述存储器块区中的个别者在所述导体层级正上方形成空隙空间。所述空隙空间包括暴露的含硅表面。在所述暴露的含硅表面上且从其选择性地沉积导电掺杂硅。所述导电掺杂硅直接电耦合到所述沟道材料串的沟道材料,且直接电耦合到所述导体层级的所述导体材料,且将所述沟道材料串直接电耦合到所述导体层级的所述导体材料。公开了其它实施例,包含独立于方法的结构。 | ||
搜索关键词: | 包括 存储器 单元 阵列 用于 形成 方法 | ||
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- 本申请涉及包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层级。在所述导体层级正上方形成个别地包括竖直堆叠的横向间隔开的存储器块区,所述竖直堆叠包括交替的第一层级和第二层级。沟道材料串延伸穿过所述第一层级和所述第二层级。横向跨越所述存储器块区中的个别者在所述导体层级正上方形成空隙空间。所述空隙空间包括暴露的含硅表面。在所述暴露的含硅表面上且从其选择性地沉积导电掺杂硅。所述导电掺杂硅直接电耦合到所述沟道材料串的沟道材料,且直接电耦合到所述导体层级的所述导体材料,且将所述沟道材料串直接电耦合到所述导体层级的所述导体材料。公开了其它实施例,包含独立于方法的结构。
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- 本申请涉及包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法。一种用于形成包括存储器单元串的存储器阵列的方法包括形成其中具有沟道材料串的堆叠,所述堆叠包括竖直交替的绝缘层级及导电层级。壁形成于在所述沟道材料串正上方的绝缘材料上方。空隙空间横向地在紧邻的所述壁之间且包括待形成的个别数字线的纵向轮廓。间隔开口在所述空隙空间正下方的所述绝缘材料中。相对于所述壁,导电金属氮化物选择性地沉积于所述空隙空间中、所述间隔开口中,及横向地在所述壁与所述间隔开口之间的所述绝缘材料顶上,以形成横向地在所述紧邻的壁之间的所述个别数字线的下部部分。个别所述间隔开口中的所述导电金属氮化物直接电耦合到个别所述沟道材料串。导电材料形成于所述空隙空间正上方且直接电耦合到所述个别数字线的所述下部部分以形成其上部部分。本文公开了其它实施例,包含独立于方法的结构。
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- 2020-03-23 - 2023-04-18 - H10B41/10
- 本发明提供一种半导体结构及其制作方法和三维存储器件,该半导体结构包括衬底;栅极堆叠结构,位于所述衬底上,所述栅极堆叠结构包括沿第一方向依次设置的核心区域和连接区域,其中,所述核心区域包括主核心区和应力跳变区,所述主核心区通过所述应力跳变区与所述连接区域连接;栅线分隔槽,设置于所述栅极堆叠结构中,且沿所述第一方向延伸;若干排第一垂直沟道结构,沿第二方向间隔设置于所述核心区域中,其中,最靠近栅线分隔槽的至少一排第一垂直沟道结构的位于应力跳变区的部分被移除。利用本发明,可以避免由于3D NAND中核心区域/连接区域过渡区处局部应力梯度而导致栅线分隔槽发生倾斜时字线‑字线/字线‑共源极阵列的暴露,提高产品良率。
- 一种三维存储器及其制作方法-202180003290.3
- 张中;韩玉辉;孔翠翠;张坤 - 长江存储科技有限责任公司
- 2021-09-27 - 2023-04-04 - H10B41/10
- 本发明提供一种三维存储器及其制作方法,该三维存储器包括叠层结构、虚设结构及栅线缝隙,其中,叠层结构包括在垂直方向上交替堆叠的栅线层与隔离层,虚设结构及栅线缝隙均沿垂直方向贯穿叠层结构,虚设结构包括第一虚设部与第二虚设部,栅线缝隙的一端伸入由第一虚设部与/或第二虚设部形成的间隙中,第一虚设部与第二虚设部中的至少一个与栅线缝隙在水平面上的投影部分重叠,以实现虚设结构与栅线缝隙的连接。这种将栅线缝隙端部包裹住,但又不完全重叠的虚设结构设计可以有效改善虚设结构与栅线缝隙交界处栅线缝隙刻蚀的工艺窗口问题,有效减少/消除虚设结构与栅线缝隙交界处的脆弱点,有助于提高器件可靠性。
- 半导体器件和包括该半导体器件的电子系统-202210842795.5
- 李相炖;金俊成;金智源;金宰浩;成锡江;李钟旻;郑恩宅 - 三星电子株式会社
- 2022-07-18 - 2023-01-24 - H10B41/10
- 公开了半导体器件和包括其的电子系统。该半导体器件可以包括:堆叠结构,在第一方向上延伸并且包括垂直堆叠在基板上的栅电极;在堆叠结构上水平间隔开的选择结构;上隔离结构,在选择结构之间并在堆叠结构上沿第一方向延伸;以及穿透堆叠结构和选择结构的垂直结构。垂直结构包括第一垂直结构,该第一垂直结构沿第一方向排列并且穿透上隔离结构的部分。每个选择结构包括选择栅电极和围绕选择栅电极的顶表面、底表面和侧壁表面的水平电介质图案。每个选择栅电极包括在第一方向上延伸的线部分、以及从线部分垂直突出并围绕每个第一垂直结构的至少一部分的电极部分。
- 闪存器件及其制造方法-202211217904.0
- 刘丽媛;陶骞 - 上海华力微电子有限公司
- 2022-09-30 - 2023-01-17 - H10B41/10
- 本发明提供了一种闪存器件及其制造方法,在衬底的存储单元区的表面形成有多个分离的浮栅结构,所述浮栅结构包括形成于衬底表面的浮栅及垂直堆叠于所述浮栅上的第一硬掩膜层和第二硬掩膜层;进行第一刻蚀工艺,刻蚀所述第二硬掩膜层,以减小所述第二硬掩膜层的侧壁与所述第一硬掩膜层的表面之间的倾斜角度;以及,进行第二刻蚀工艺,刻蚀所述浮栅结构,以减小所述浮栅结构的侧壁与所述衬底的表面之间的倾斜角度。本发明通过减小浮栅结构的侧壁与衬底表面之间的倾斜角度改善了闪存器件中浮栅的形貌,使所述浮栅的垂直于所述隔离沟槽延伸方向的截面呈梯形,从而提高后续工艺的工艺窗口,提高闪存器件的性能和良率。
- 三维半导体存储器件和包括三维半导体存储器件的电子系统-202210392231.6
- 金宰浩;金智源;金俊成;成锡江;李相燉;李钟旻;郑恩宅 - 三星电子株式会社
- 2022-04-14 - 2023-01-13 - H10B41/10
- 提供一种三维半导体器件,该三维半导体器件包括:衬底;堆叠结构,包括在衬底上的栅电极和在栅电极上彼此间隔开的串选择电极;第一分离结构,跨过堆叠结构在第一方向上延伸并位于串选择电极之间;竖直沟道结构,穿透堆叠结构;以及位线,连接到竖直沟道结构并在第二方向上延伸。竖直沟道结构的第一子集共同连接到位线之一。第一子集的竖直沟道结构可以跨过第一分离结构在第二方向上彼此相邻。串选择电极中的每一个可以围绕第一子集的竖直沟道结构中的每一个竖直沟道结构。
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