[发明专利]响应于降级控制存储器装置

说明书

技术领域

本发明涉及存储器装置，且更特定来说，在一个实施例中涉及一种用于控制非易失性存储器装置的系统及方法。

背景技术

随着电子装置的逐渐普及(例如膝上型计算机、便携式数字助理、数码相机、移动电话、数字音频播放器、视频游戏控制台等)，对非易失性存储器的需求日趋上升。非易失性存储器以各种类型(包含快闪存储器)出现。快闪存储器广泛用于电子装置(例如以上所提及的那些装置)中的快速信息存储及检索。

典型的快闪存储器装置包含存储器阵列，所述存储器阵列含有布置成若干行与若干列的大量快闪存储器单元。两种常见类型快闪存储器阵列架构为“NAND”及“NOR”架构，之所以如此称谓是由于布置基本快闪存储器单元配置或每一基本快闪存储器单元的逻辑形式。图1图解阐释常规设计的典型NAND快闪存储器阵列10。阵列10由大量快闪存储器单元组成，所述快闪存储器单元全体由参考编号14指示。快闪存储器单元14的阵列通常被划分成多个块，图1中显示其中的一个块。每一块包含多个行，其在图1中所示的实例中包含32个行。同一行中的单元14的控制栅极耦合到共用字线30，其每一者接收相应字线信号WL0到WL31。

还如图1中所示，同一列中的单元14的源极与漏极彼此串联连接。因此，每一块的同一列中的所有存储器单元14通常彼此串联连接。块中上部快闪存储器单元14的漏极彼此耦合。所述块中的上部快闪存储器单元14的漏极经由第一选择栅极晶体管24耦合到位线20。通过选择栅极SG(D)信号来控制每一块中晶体管24的导电状态。位线20中的每一者输出相应位线信号BL1到BLN，所述信号指示在阵列10的相应列中所编程的数据位。位线20延伸经过多个块到达相应感测放大器(未显示)。所述块中的下部快闪存储器单元14的源极经由第二选择栅极晶体管28耦合到源极线26。通过选择栅极SG(S)信号来控制每一块中晶体管28的导电状态。

可通过在每一快闪存储器单元14中存储多个数据位来增加快闪存储器阵列的存储容量。此可通过在每一单元14的浮动栅极上存储多个电荷电平来实现。这些存储器装置通常称为多位或多层级快闪存储器单元(称为“MLC存储器单元”)。在MLC单元中，将对应于界定在相应电压范围中的不同临限电压电平的多个二进制数据位编程到单个单元中。每一不同临限电压电平对应于数据位的相应组合。特定来说，N个位需要2^N个不同临限电压电平。例如，对于欲编程有2个数据位的快闪存储器单元来说，需要对应于位状态00、01、10及11的4个不同临限电压电平。当读取所述存储器单元的状态时，存储器单元14借以传导电流的临限电压电平对应于表示编程到所述单元中的数据的位组合。

在非易失性存储器单元的寿命期间，因为将不同数据编程于所述单元中、从所述单元擦除及从所述单元读取，所以所述单元通常将循环经过多次编程及擦除操作。随时间重复使用所述存储器单元(其中包含数百或数千个此类循环)致使其操作漂移且其对经施加以将所述单元置于既定临限电压状态(从而改变擦除或编程所述单元所必需的临限电压)的电压的响应发生变化。图2A大体描绘编程及擦除单元所必需的临限电压，所述单元在许多循环上针对具有恒定量值及时间的既定编程脉冲发生漂移。因此，需要改变电压及/或持续时间以维持所需要的擦除及编程临限电压电平。图2A显示其中所述单元变得较难以擦除但较易于编程的情况。在图2A中，实施这些操作所必需的电压在相同方向上漂移。例如，如果擦除或编程所述单元所必需的临限电压上移，则所述单元因擦除所述单元将需要较大电压而变得更难擦除，同时所述单元因较小电压将足以编程所述单元而更易于编程。所述临限电压也可在相反方向上漂移，以使得所述单元变得较难编程且较易于擦除。此外，如图2B中所示，在某些情形下，编程及擦除其自身所必需的临限电压可在相反方向上漂移，以使得擦除所必需的电压与编程所必需的电压之间的差异(“窗口”)变得较小。

因此，除其它以外，还需要包含非易失性存储器阵列的系统来适应所述阵列中的单元的漂移临限电压。

附图说明

图1是显示快闪存储器单元的常规NAND阵列的示意图。

图2A及2B是大体描绘随着存储器单元随时间循环而不断改变的临限电压的实例的图表。

图3是显示根据本发明实施例的快闪存储器装置的方框图。

图4是显示根据本发明实施例的测试单位的示意图。

图5是用于计算存储器单元跨导斜率的过程的一个实施例的流程图。

图6是包含图3的快闪存储器装置的基于处理器的系统的简化方框图。

具体实施方式