[发明专利]存储模块和包括存储模块的存储系统在审
申请号: | 201610363303.9 | 申请日: | 2016-05-26 |
公开(公告)号: | CN106920566A | 公开(公告)日: | 2017-07-04 |
发明(设计)人: | 李东郁;金庚焕 | 申请(专利权)人: | 爱思开海力士有限公司 |
主分类号: | G11C5/04 | 分类号: | G11C5/04 |
代理公司: | 北京弘权知识产权代理事务所(普通合伙)11363 | 代理人: | 李少丹,许伟群 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 存储 模块 包括 存储系统 | ||
1.一种存储系统,包括:
控制器;以及
多个存储模块,
其中,所述多个存储模块中的每个存储模块包括缓冲器芯片和多个存储器芯片,所述多个存储器芯片分别经由独立的输入/输出I/O线来耦接至缓冲器芯片,以及
其中,所述多个存储模块中的缓冲器芯片分别经由独立的I/O总线来耦接至控制器,且缓冲器芯片被配置为控制所述多个存储模块和控制器的数据I/O操作。
2.如权利要求1所述的存储系统,其中,通过根据从控制器提供的选择信号而从所述多个存储模块中的每个存储模块选择一个或更多个存储器芯片来执行数据I/O。
3.如权利要求1所述的存储系统,
其中,通过根据从控制器提供的选择信号而从所述多个存储模块中的每个存储模块选择一个或更多个存储器芯片来执行数据I/O,以及
其中,从所述多个存储模块选择的所述一个或更多个存储器芯片布置在同一线上。
4.如权利要求1所述的存储系统,
其中,所述多个存储器芯片分布并布置在缓冲器芯片的左侧和右侧,以及
其中,相等数量的存储器芯片位于缓冲器芯片的右侧和左侧。
5.如权利要求1所述的存储系统,
其中,缓冲器芯片包括:
控制器,被配置为根据地址信号和选择信号来产生用于控制所述多个存储器芯片与控制器之间的数据I/O操作的控制信号;
读取多路复用电路,被配置为根据控制信号来选择性地输出从所述多个存储器芯片输出的数据;以及
写入多路复用电路,被配置为根据控制信号来将从控制器输入的数据选择性地传送给所述多个存储器芯片。
6.如权利要求5所述的存储系统,
其中,读取多路复用电路包括:
多个锁存器,被配置为通过根据选通信号和控制信号而锁存从所述多个存储器芯片输出的数据来产生锁存信号;以及
多路复用器,被配置为根据控制信号来选择性地输出锁存信号。
7.如权利要求5所述的存储系统,
其中,写入多路复用电路包括:
多路复用器,被配置为根据控制信号来选择性地输出从控制器输入的数据;以及
多个可变延迟器,被配置为根据控制信号来接收多路复用器的输出信号,以及通过将接收到的输出信号延迟预设时间来输出延迟信号,以及
其中,所述多个可变延迟器的延迟时间根据缓冲器芯片与所述多个存储器芯片之间的距离来设置。
8.如权利要求1所述的存储系统,
其中,缓冲器芯片包括:
控制器,被配置为根据地址信号和选择信号来产生用于控制所述多个存储器芯片与控制器之间的数据I/O操作;
串行化/并行化电路,被配置为经由串行化来输出从所述多个存储器芯片之中的两个不同的存储器芯片输出的数据,或者经由并行化来将从控制器输入的数据输出给所述两个不同的存储器芯片;
读取多路复用电路,被配置为根据控制信号来选择性地输出从串行化/并行化电路输出的数据;以及
写入多路复用电路,被配置为根据控制信号来将从控制器输入的数据传送给串行化/并行化电路。
9.如权利要求1所述的存储系统,其中,所述多个存储模块中的每个存储模块中的I/O线的数量小于控制器的I/O线的数量。
10.一种存储系统,包括:
缓冲器芯片;以及
多个存储模块,所述多个存储模块中的每个存储模块包括沿行方向布置的缓冲器芯片和多个存储器芯片,
其中,所述多个存储模块中的所述多个存储器芯片之中的沿列方向的存储器芯片以单个列为单位或以多个列为单位来划分成排,以及
缓冲器芯片经由独立的输入/输出I/O总线来耦接至控制器,且被配置为以排为单位来控制所述多个存储模块的数据I/O操作。
11.如权利要求10所述的存储系统,
其中,所述多个存储器芯片分布并布置在缓冲器芯片的左侧和右侧,以及
其中,相等数量的存储器芯片位于缓冲器芯片的右侧和左侧。
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