[发明专利]一种FPGA电路和系统

权利要求书

1.一种FPGA电路，包括PHY物理层、与PHY连接的DQS GATING电路、与DQS GATING电路连接的DQS GATING延迟补偿回路；

PHY用于发送读命令至外部存储器，并同时发送GATE窗口控制信号，至所述DQS GATING电路；

外部存储器在读操作完成时，输出DQS信号至DQS GATING电路；

所述GATE窗口控制信号依次经过所述DQS GATING电路、DQS GATING延迟补偿回路，将经过所述DQS GATING延迟补偿回路的信号，作为目标窗口信号；其中，所述DQS GATING延迟补偿回路包括延迟回路和补偿通路，所述补偿通路设置于所述延迟回路中任两个器件之间，且所述补偿通路通过不同阻抗值形成至少两种延迟的通路；

所述DQS GATING电路用于根据目标窗口信号以及DQS信号，调整目标窗口信号相对DQS信号的位置。

2.如权利要求1所述的FPGA电路，其特征在于，所述PHY用于发送读命令至外部存储器包括：

PHY通过第一电路发送读命令至外部存储器；所述第一电路包括依次连接的第一IOL、第一IOB、第一PAD，第一IOL与PHY连接，第一PAD与外部存储器连接。

3.如权利要求1所述的FPGA电路，其特征在于，所述外部存储器在读操作完成时，输出DQS信号至DQS GATING电路包括：

外部存储器在读操作完成时，通过第二电路输出DQS信号至DQS GATING电路；所述第二电路包括依次连接的第二PAD、第二IOB、第二IOL，第二PAD与外部存储器连接，第二IOL与DQS GATING电路连接。

4.如权利要求1所述的FPGA电路，其特征在于，所述延迟回路包括依次连接的第三IOL、第三IOB、第三PAD、第四PAD、第四IOB、第四IOL，其中第三IOL和第四IOL分别与DQS GATING电路的两端连接；所述补偿通路设置于所述延迟回路中，任意两个相邻器件之间。

5.如权利要求4所述的FPGA电路，其特征在于，所述补偿通路设置于所述延迟回路中，第三PAD和第四PAD之间。

6.如权利要求1-5任一项所述的FPGA电路，其特征在于，所述补偿通路包括并联连接的至少两个子通路，且所述子通路之间通过不同的阻抗，形成不同的延迟。

7.如权利要求1-5任一项所述的FPGA电路，其特征在于，所述补偿通路包括至少一个子通路，且所述子通路的阻抗为可调阻抗。

8.如权利要求1-5任一项所述的FPGA电路，其特征在于，所述DQS GATING电路包括：

窗口生成模块，用于将并行的GATE窗口控制信号转变为串行的GATE窗口控制信号；

窗口位置调整模块，用于对串行的GATE窗口控制信号的位置进行调整；

MUX选择模块，用于从目标窗口控制信号、窗口位置调整模块进行调整后的串行的GATE窗口控制信号中选出一者，将其输出到DQS GATE处理模块；

DQS GATE处理模块，用于对DQS信号以及MUX选择模块选择出的信号进行逻辑与操作。

9.如权利要求8所述的FPGA电路，其特征在于，所述MUX选择模块包括二输入选择器。

10.一种FPGA系统，包括存储器和如权利要求1-9任一项所述的FPGA电路，其中，所述存储器接收所述FPGA电路中的PHY发送的读命令，并在读操作完成时，输出DQS信号至DQSGATING电路。