[发明专利]半导体存储装置及其制造方法有效
申请号: | 201580076924.2 | 申请日: | 2015-02-24 |
公开(公告)号: | CN107548520B | 公开(公告)日: | 2021-05-25 |
发明(设计)人: | 关根克行;加藤竜也;荒井史隆;岩本敏幸;渡边优太;坂本渉;糸川宽志;金子明生 | 申请(专利权)人: | 东芝存储器株式会社 |
主分类号: | H01L27/11556 | 分类号: | H01L27/11556;H01L27/11582;H01L21/336;H01L29/788;H01L29/792 |
代理公司: | 北京律盟知识产权代理有限责任公司 11287 | 代理人: | 杨林勋 |
地址: | 日本*** | 国省代码: | 暂无信息 |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | 本发明的实施方式提供一种可靠性高的半导体存储装置及其制造方法。实施方式的半导体存储装置具备:半导体柱,在第1方向上延伸;第1电极,在相对于所述第1方向交叉的第2方向上延伸;第2电极,设置在所述半导体柱与所述第1电极之间;第1绝缘膜,设置在所述半导体柱与所述第2电极之间;第2绝缘膜,设置在所述第1电极与所述第2电极之间及所述第1电极的所述第1方向两侧;以及导电膜,设置在所述第2电极与所述第2绝缘膜之间,且未与所述第1绝缘膜相接。 | ||
搜索关键词: | 半导体 存储 装置 及其 制造 方法 | ||
【主权项】:
一种半导体存储装置,具备:半导体柱,在第1方向上延伸;第1电极,在相对于所述第1方向交叉的第2方向上延伸;第2电极,设置在所述半导体柱与所述第1电极之间;第1绝缘膜,设置在所述半导体柱与所述第2电极之间;第2绝缘膜,设置在所述第1电极与所述第2电极之间及所述第1电极的所述第1方向两侧;以及导电膜,设置在所述第2电极与所述第2绝缘膜之间,且未与所述第1绝缘膜相接。
下载完整专利技术内容需要扣除积分,VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于东芝存储器株式会社,未经东芝存储器株式会社许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/patent/201580076924.2/,转载请声明来源钻瓜专利网。
- 上一篇:一种图书管理车
- 下一篇:双向循环式提升链模块
- 同类专利
- 三维无结型神经元网络器件及其制作方法-201911221410.8
- 肖德元 - 芯恩(青岛)集成电路有限公司
- 2019-12-03 - 2022-12-20 - H01L27/11556
- 本发明提供一种三维无结型神经元网络器件及其制作方法,器件包括:衬底,所述衬底的表面形成有堆叠结构,所述堆叠结构包括交替层叠的栅极层及隔离层,所述堆叠结构具有贯穿至所述衬底的沟道孔;权重栅层,形成于所述沟道孔表面,所述权重栅层与沟道孔底部具有间隙;栅介质层,位于所述权重栅层与所述栅极层之间;隧穿介质层,位于所述权重栅层表面;沟道层,填充于所述沟道孔中,所述沟道层与所述衬底接触。本发明采用垂直堆叠的隔离层和栅极层设计,堆叠结构中具有沟道孔阵列,通过在沟道孔中形成垂直分布且全包围栅设计的神经元网络器件串,一方面可提高神经元器件的集成度,另一方面可提高栅极对器件的控制能力。
- 立体存储器元件及其制作方法-201811629475.1
- 吕函庭 - 旺宏电子股份有限公司
- 2018-12-28 - 2022-12-06 - H01L27/11556
- 本发明公开了一种立体存储器元件及其制作方法,该立体存储器元件包括:位于该基材上的多层叠层结构,具有O形开口。存储结构层具有位于O形开口侧壁一侧上的第一串行部、位于侧壁另一侧上的第二串行部,以及位于O形开口底部,连接第一串行部和第二串行部的连结部。介电柱状体位于O形开口中,且位于连接部上方。绝缘体由多层叠层结构的顶面往基材延伸,并嵌设于第一串行部、第二串行部以及连接部之间,且将第一串行部和第二串行部隔离。第一接触插塞位于由第一串行部、介电柱状体和绝缘体所定义的第一凹室中。第二接触插塞位于由第二串行部、介电柱状体和绝缘体所定义的第二凹室中。
- 半导体存储装置及其制造方法-202210040337.X
- 李炫虎 - 爱思开海力士有限公司
- 2022-01-14 - 2022-12-02 - H01L27/11556
- 一种半导体存储装置及其制造方法,该半导体存储装置包括:第一层叠物和第二层叠物,所述第一层叠物和所述第二层叠物在所述半导体存储装置的单元区域和所述半导体存储装置的邻近所述单元区域的狭缝区域中层叠在半导体基板上。该半导体存储装置还包括多个单元插塞,所述多个单元插塞在所述单元区域中至少部分地穿过所述第二层叠物和所述第一层叠物并沿竖直方向延伸;狭缝,所述狭缝在所述狭缝区域中至少部分地穿过所述第二层叠物和所述第一层叠物;以及保护图案,所述保护图案布置在所述狭缝和所述多个单元插塞中的与所述狭缝相邻的虚设单元插塞之间。
- 3D存储器件及其制造方法-202010001957.3
- 李思晢;周玉婷;汤召辉;张磊;董明;曾凡清 - 长江存储科技有限责任公司
- 2020-01-02 - 2022-12-02 - H01L27/11556
- 本申请公开了一种3D存储器件及其制造方法。该3D存储器件的制造方法包括:在具有外围电路区的衬底上形成隔离层;在部分隔离层上形成与外围电路区的位置对应的阻挡层;在隔离层上形成叠层结构,包括交替堆叠的牺牲层与层间绝缘层;形成至少覆盖阻挡层的平坦层;形成贯穿栅叠层结构与隔离层的多个沟道柱;将牺牲层替换为栅极导体层;以及形成穿过平坦层的第一导电通道,其中,形成第一导电通道的步骤包括:刻蚀平坦层形成第一导电通孔,刻蚀在到达阻挡层时停止;以及在第一导电通孔中填充导电材料。该3D存储器件的制造方法通过在对应外围电路区的隔离层上形成阻挡层,在刻蚀平坦层形成第一导电通孔时,阻挡层防止了下方的隔离层与衬底被刻蚀剂损伤。
- 立体存储器元件及其制作方法-201811232766.7
- 江昱维;陈介方;邱家荣 - 旺宏电子股份有限公司
- 2018-10-22 - 2022-11-22 - H01L27/11556
- 一种存储器元件,包括基材、多个导电层、多个绝缘层、存储层以及通道层。绝缘层和导电层交错堆叠于基材上,形成一个多层堆叠结构,其中多层堆叠结构具有至少一条沟道,穿过这些导电层和绝缘层。存储层覆盖多层堆叠结构,并且至少延伸至沟道的侧壁上。通道层覆盖于存储层上,其中通道层包括上方部、串行部和下方部。上方部邻接沟道的开口;下方部位于沟道底部;串行部位于侧壁之上,用以连接上方部和下方部,且具有实质小于上方部和下方部的离子掺杂浓度。
- 衬底处理方法及通过所述衬底处理方法制造的半导体器件-201810335908.6
- 柳太熙;闵允基;刘龙珉 - ASM知识产权私人控股有限公司
- 2018-04-13 - 2022-11-22 - H01L27/11556
- 本发明提供一种衬底处理方法及通过所述衬底处理方法制造的半导体器件,所述衬底处理方法可防止在具有台阶式结构的垂直与非器件中选择性地沉积接地焊盘的工艺中沉积在每一台阶上的接地焊盘的厚度不均匀,其包括:将包括绝缘层与牺牲层的堆叠结构堆叠多次;及对所述堆叠结构进行蚀刻以形成台阶式结构,所述台阶式结构具有上表面、下表面及连接所述上表面与下表面的侧表面。所述方法亦包括在所述台阶式结构上形成阻挡层;在所述阻挡层上形成掩模层;通过利用第一蚀刻溶液对所述掩模层的至少一部分进行蚀刻来暴露出所述阻挡层的至少一部分;及利用第二蚀刻溶液对被暴露出的所述阻挡层进行蚀刻;所述方法还包括利用第三蚀刻溶液对所述掩模层进行蚀刻。
- 半导体器件和包括该半导体器件的数据存储系统-202210517467.8
- 金俊亨;金江旻;李昌焕;严太敏;李昇珉 - 三星电子株式会社
- 2022-05-12 - 2022-11-15 - H01L27/11556
- 一种半导体器件包括:第一结构,该第一结构包括衬底、电路器件、电连接至电路器件的下互连结构;以及第二结构,在第一结构上。第二结构包括:导电板层;栅电极,在导电板层上,并在第一方向上延伸;分离区,穿透栅电极,并在第一方向上延伸;沟道结构,穿透栅电极,并分别包括沟道层;贯通接触插塞,与栅电极间隔开,并在竖直方向上延伸,以电连接至第一结构的下互连结构;第一接触部和第二接触部,分别电连接至沟道层和贯通接触插塞;位线,将第一接触部和第二接触部中的至少各一个彼此电连接;以及虚设接触部,连接至位线,并与贯通接触插塞间隔开。
- 半导体存储器结构及其形成方法-202210625244.3
- 郑智轩;陈介方;王圣祯;沈杰一;贾汉中;朱峯庆;林孟汉;杨丰诚;林佑明;林仲德 - 台湾积体电路制造股份有限公司
- 2022-06-02 - 2022-11-15 - H01L27/11556
- 提供了一种形成半导体存储器结构的方法。所述方法包括在衬底上方形成堆叠件,并且堆叠件包括垂直交替布置的第一介电层和第二介电层。方法还包括形成穿过堆叠件的第一介电柱,以及蚀刻堆叠件以形成第一沟槽。第一介电柱的侧壁暴露于第一沟槽。方法还包括去除第一介电柱以形成贯通孔,去除堆叠件的第二介电层以在第一介电层之间形成间隙,以及在间隙中形成第一导线。本申请的实施例提供了半导体存储器结构及其形成方法。
- 具有沟道插塞的半导体存储器装置-202210047657.8
- 金场院 - 爱思开海力士有限公司
- 2022-01-17 - 2022-10-18 - H01L27/11556
- 本公开涉及一种具有沟道插塞的半导体存储器装置。一种半导体器装置包括:狭缝图案和沟槽图案,该狭缝图案和沟槽图案被设置为在第一方向上基本上彼此平行地延伸;以及沟道插塞,该沟道插塞在狭缝图案和沟槽图案之间。沟道插塞包括与狭缝图案相邻的第一沟道插塞。第一沟道插塞的顶表面形状是椭圆形形状。第一沟道插塞的长轴方向和第一方向形成锐角。
- 3D存储器件栅叠层的形成方法-201910791462.2
- 余自强;郭贵琦 - 上海新微技术研发中心有限公司
- 2019-08-26 - 2022-10-14 - H01L27/11556
- 公开了一种3D存储器件栅叠层的形成方法,包括:在半导体衬底上形成绝缘叠层结构;在所述绝缘叠层结构上形成台阶状的掩膜层;形成台阶状的绝缘叠层结构;将所述绝缘叠层结构置换为栅叠层结构,其中,所述台阶状掩膜层的台阶高度通过所述绝缘叠层结构的材料和高度设置。本申请公开的方法中,采用灰阶光刻方法、纳米压印方法、灰阶掩模版光刻方法或离子束气体辅助沉积方法形成台阶状的掩膜层,并使用干法蚀刻对半导体结构进行蚀刻,将掩膜层的图案转移到绝缘叠层结构中,减少了工艺步骤,降低了工艺复杂性。
- 半导体装置及半导体装置的制造方法-202111324832.5
- 金昶汉;韩允哲;李顺柱 - 爱思开海力士有限公司
- 2021-11-10 - 2022-09-20 - H01L27/11556
- 本发明提供半导体装置及半导体装置的制造方法。所述半导体装置可以包括:栅极结构,其包括交替层叠的绝缘层和控制栅极;沟道层,其穿透所述栅极结构;浮置栅极,其分别位于所述控制栅极和所述沟道层之间;第一阻挡图案,其分别位于所述控制栅极和所述浮置栅极之间;以及第二阻挡图案,其位于所述第一阻挡图案和所述控制栅极之间并且位于所述控制栅极和所述绝缘层之间,所述第二阻挡图案包括介电常数高于所述第一阻挡图案的介电常数的材料。
- 微电子装置、存储器装置、电子系统及其形成方法-202210231082.5
- S·伦加德;J·亚当斯;刘乃铭;J·吴;K·阿卜杜勒;C·M·奥罗费奥 - 美光科技公司
- 2022-03-10 - 2022-09-20 - H01L27/11556
- 本申请涉及微电子装置、存储器装置、电子系统及其形成方法。一种形成微电子装置的方法包括:形成包括绝缘结构和额外绝缘结构的竖直交替序列的堆叠结构,所述额外绝缘结构中的至少一些包括具有大于约1.58:1.00的氮原子与硅原子的比率的氮化硅,从而形成穿过所述堆叠结构的开口;及在所述开口内形成单元柱结构,所述单元柱结构个别地包括竖直地延伸穿过所述堆叠结构的半导体沟道材料。还描述了相关方法、微电子装置、存储器装置和电子系统。
- 半导体装置-202210685405.8
- 吉水康人;下城义朗;荒井伸也 - 铠侠股份有限公司
- 2017-08-25 - 2022-09-16 - H01L27/11556
- 本公开涉及半导体装置。本发明的实施方式提供能够缩小下层布线宽度的半导体装置。实施方式的半导体装置中,电极层(70)的与过孔(81)的侧面相向的端面(70a)与过孔(81)的侧面之间的、沿着过孔(81)的直径方向的距离(d1),比绝缘体(72)的与过孔(81)的侧面相向的端面(72a)与过孔(81)的侧面之间的沿着直径方向的距离(d2)大。
- 三维存储器、三维存储器的制备方法以及存储器系统-202210597658.X
- 王溢欢;肖亮;伍术;黄武根;李倩 - 长江存储科技有限责任公司
- 2022-05-30 - 2022-09-09 - H01L27/11556
- 本申请提供一种三维存储器、三维存储器的制备方法以及存储器系统,该制备方法包括:在衬底上形成堆叠层以及形成穿过堆叠层并延伸至衬底中的多个沟道结构,堆叠层包括核心区以及与核心区邻接的过渡区,多个沟道结构包括位于核心区的第一沟道结构和位于过渡区的第二沟道结构,衬底包括基底以及位于基底和堆叠层之间的停止层;去除基底;在停止层的背离所述堆叠层的一侧上形成沿平行于停止层的方向上至少覆盖第二沟道结构的保护层;以及去除停止层对应核心区的一部分之后,去除保护层。
- 半导体器件及其制备方法、系统-202210614790.7
- 张红;刘沙沙;毛晓明;高晶;霍宗亮 - 长江存储科技有限责任公司
- 2022-05-31 - 2022-09-09 - H01L27/11556
- 本申请提供了一种半导体器件及其制备方法、系统。制备半导体器件的方法包括:形成第一叠层结构,所述第一叠层结构包括核心区和切割区;在所述第一叠层结构上形成介质隔离层,并在所述介质隔离层的与所述核心区对应的部分中形成扩孔凹槽;形成贯穿所述第一叠层结构的第一沟道孔,其中,所述第一沟道孔在所述介质隔离层上的投影与所述扩孔凹槽在所述介质隔离层上的投影至少部分对准;以及在所述介质隔离层上形成第二叠层结构,并形成贯穿所述第二叠层结构的第二沟道孔,其中,所述第二沟道孔在所述介质隔离层上的投影位于所述扩孔凹槽和所述第一沟道孔在所述介质隔离层上共同构成的投影范围内。
- 半导体器件和包括其的数据存储系统-202210194758.8
- 崔茂林;成政泰;崔峻荣 - 三星电子株式会社
- 2022-03-01 - 2022-09-06 - H01L27/11556
- 提供半导体器件和包括该半导体器件的数据存储系统。所述半导体器件包括:第一半导体结构,所述第一半导体结构包括第一衬底、位于所述第一衬底上的电路器件、位于所述电路器件上的下互连结构和电连接到所述下互连结构的下接合结构;以及第二半导体结构,所述第二半导体结构设置在所述第一半导体结构上,并且包括第二衬底、在与所述第二衬底的下表面垂直的第一方向上堆叠并彼此间隔开的栅电极、穿过所述栅电极并在所述第一方向上延伸的沟道结构以及电连接到所述栅电极和所述沟道结构并接合到所述下接合结构的上接合结构。所述第二半导体结构还包括连接到所述第二衬底的上部的第一通路、与所述第一通路和所述第二衬底间隔开的第二通路以及接触插塞。
- 半导体结构的制备方法、半导体结构、存储器和存储系统-202210541368.3
- 李兆松;李思晢;高晶;毛晓明 - 长江存储科技有限责任公司
- 2022-05-17 - 2022-09-06 - H01L27/11556
- 本发明提供了一种半导体结构的制备方法、半导体结构、存储器和存储系统,半导体结构的制备方法包括:在衬底上依次形成第一堆叠结构以及第二堆叠结构,并以第一堆叠结构为停止层,形成沿第一方向穿过第二堆叠结构并延伸至第一堆叠结构中的沟道结构,其中,在刻蚀第二堆叠结构的环境下,第一堆叠结构具有第一刻蚀速率,第二堆叠结构具有第二刻蚀速率,第一刻蚀速率不大于第二刻蚀速率,本发明通过在第二堆叠结构的下方设置第一堆叠结构,且第一堆叠结构在刻蚀第二堆叠结构的环境下不易被刻蚀,因此,当以第一堆叠结构作为刻蚀形成沟道结构的沟道孔时的刻蚀停止层,可以保证沟道孔的底部能处于作为刻蚀停止层的第一堆叠结构中。
- 半导体器件及其制造方法、存储系统-202210522107.7
- 吴双双;张坤;周文犀 - 长江存储科技有限责任公司
- 2022-05-13 - 2022-08-30 - H01L27/11556
- 本公开涉及一种半导体器件及其制造方法、存储系统。该用于制造半导体器件的方法包括:在衬底上形成下部堆叠结构;形成支撑体,其中,所述支撑体穿过所述下部堆叠结构的至少一部分;在所述下部堆叠结构上形成上部堆叠结构;以及形成贯穿所述上部堆叠结构并延伸穿过所述支撑体的至少一部分的栅线缝隙结构。
- 一种半导体器件及其制备方法-202210523244.2
- 高庭庭;薛磊;刘小欣;耿万波;孙昌志;杜小龙 - 长江存储科技有限责任公司
- 2021-03-22 - 2022-08-26 - H01L27/11556
- 本发明公开了一种半导体器件及其制备方法,包括垂直贯穿堆栈的多个沟道结构,垂直贯穿所述堆栈且在平行于所述衬底的横向方向延伸的至少两条第一栅线缝隙,以及位于相邻两条所述第一栅线缝隙之间且在所述横向方向延伸的多条顶部选择栅切线。相邻两条所述第一栅线缝隙之间具有多条顶部选择栅切线,可以将所述多个沟道结构的顶部选择栅极隔开成多个部分,通过控制不同部分的顶部选择栅极可以实现每个沟道结构的存储功能,因此本发明可以同时增加沟道结构的列数和顶部选择栅切线的条数来提高存储容量。
- 弯曲通道三维垂直存储器结构及其制造方法-202110337097.5
- 沈冠源 - 旺宏电子股份有限公司
- 2021-03-29 - 2022-08-16 - H01L27/11556
- 本公开有关于一种弯曲通道三维垂直存储器结构及其制造方法,该垂直存储器结构包括一叠层的交替的多个绝缘材料层和多个字线材料层,具有穿过交替的多个层的垂直开口。多个绝缘材料层和多个字线材料层之一具有面向开口的多个凹入内表面。第一导电柱和第二导电柱是设置于垂直开口内。数据储存结构是设置于多个字线材料层的多个内表面上,包括多个凹入内表面上。半导体通道层是设置于环绕垂直开口的周边的数据储存结构上,并具有与第一导电柱和第二导电柱接触的第一和第二源极/漏极端子。
- 制造三维存储器的方法及三维存储器、存储器系统-202210304507.0
- 谢景涛;颜丙杰;周文犀 - 长江存储科技有限责任公司
- 2022-03-17 - 2022-08-12 - H01L27/11556
- 本申请的实施方式提供了一种制造三维存储器的方法以及三维存储器、存储器系统。该方法包括:在衬底形成叠层结构,以及形成贯穿叠层结构并延伸至衬底中的多个沟道孔;在各个沟道孔的底部形成多个外延层;在外延层的远离衬底的表面以及沿着沟道孔的内壁依次形成功能层与沟道层;去除衬底与外延层;去除部分功能层,以暴露沟道层;以及在叠层结构的靠近所暴露的部分沟道层的一侧,形成与沟道层接触的半导体层。
- 存储器元件及其制造方法-201811264838.6
- 吴冠纬;张耀文;杨怡箴 - 旺宏电子股份有限公司
- 2018-10-26 - 2022-08-12 - H01L27/11556
- 本发明公开了一种存储器元件,包括一双晶体管存储单元阵列,双晶体管存储单元阵列中的双晶体管存储单元包括一垂直式选择晶体管与一垂直式数据储存晶体管。双晶体管存储单元阵列包括多个导线叠层,一导线叠层包括一选择栅极线与一字线,字线相邻于选择栅极线。存储器元件包括一垂直通道线的阵列、栅极介电质结构、电荷储存结构与位线,垂直通道线的阵列穿过导线至一参考线,栅极介电质结构环绕在垂直通道线与选择栅极线的阵列中的垂直式选择晶体管的通道区的垂直通道线,电荷储存结构环绕在垂直通道线与字线的阵列中的垂直式数据储存晶体管的通道区的垂直通道线,位线通过垂直通道线的上端耦接至垂直通道线。
- 半导体器件及其制备方法和存储系统-202210528960.X
- 苗利娜;肖亮;王溢欢;李倩 - 长江存储科技有限责任公司
- 2022-05-16 - 2022-07-29 - H01L27/11556
- 本发明提供了一种半导体器件及其制备方法和存储系统,半导体器件包括存储阵列芯片,存储阵列芯片包括堆叠结构、存储沟道结构、共源极层和介质层,其中,堆叠结构具有第一表面,存储沟道结构沿第一方向贯穿堆叠结构,第一方向为堆叠结构的厚度方向,共源极层设置于第一表面的上方,且与存储沟道结构连接,介质层设置于第一表面的上方,且与共源极层在第二方向上相邻设置,第二方向垂直于第一方向,介质层的顶面与共源极层的顶面平齐,或,介质层的顶面高于共源极层的顶面,本发明实施例通过以介质层作为研磨共源极层时的研磨停止层,可以有效地控制研磨过程的研磨厚度,保证了存储沟道结构不会因为过研磨而被损坏,保证半导体器件的可靠性。
- 三维存储结构及其制造方法、存储器、存储装置-202210320754.X
- 杨远程;韩玉辉;周文犀;刘磊 - 长江存储科技有限责任公司
- 2022-03-21 - 2022-07-29 - H01L27/11556
- 本公开涉及一种三维存储结构及其制造方法、存储器、存储装置。该方法包括:在包括沟道结构的堆叠结构上依次形成底部介电层、金属硅化物层以及顶部介电层;形成贯穿所述顶部介电层、所述金属硅化物层以及所述底部介电层的辅助沟道结构,并使得所述辅助沟道结构与所述沟道结构电连接;以及形成贯穿所述顶部介电层和所述金属硅化物层的选择栅隔离结构。
- 半导体结构的制备方法、三维存储器和存储系统-202210339898.X
- 高庭庭;刘小欣;吴采宇;杜小龙;孙昌志;袁伟;夏志良;霍宗亮 - 长江存储科技有限责任公司
- 2022-04-01 - 2022-07-22 - H01L27/11556
- 本公开的实施例提供了一种半导体结构的制备方法、三维存储器和存储系统,涉及半导体芯片技术领域,旨在提升半导体结构的制备良率。所述半导体结构的制备方法,包括:在衬底上形成电介质堆叠结构;形成贯穿电介质堆叠结构的第一沟道结构;形成贯穿电介质堆叠结构的栅极隔槽;经由栅极隔槽,去除第一牺牲层,形成第一间隙;经由第一间隙,对存储层的目标部位进行改性处理,形成阻隔部。在第一间隙内形成栅极绝缘层;经由栅极隔槽,去除至少部分第二牺牲层,形成第二间隙;在第二间隙内形成栅极层。上述半导体结构应用于三维存储器中,以实现数据的读取和写入操作。
- 3D存储器件的制造方法-202110347772.2
- 王伟哲;何亚东;刘力挽;张莉;王新胜 - 长江存储科技有限责任公司
- 2021-03-31 - 2022-07-15 - H01L27/11556
- 本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括:栅叠层结构,位于衬底上方,包括交替堆叠的多个栅极导体和多个层间绝缘层;多个沟道柱和多个假沟道柱,贯穿所述栅叠层结构;第一黏附层,位于所述假沟道孔的侧壁,且位于多个所述层间绝缘层之间,与多个所述栅极导体相邻接;芯部,位于所述假沟道孔内部,填充所述假沟道孔的侧壁和底部,所述第一黏附层为由氮化物氧化后形成的氧化物。通过在假沟道孔的侧壁将氮化物氧化成氧化物形成第一黏附层,粘接多个层间绝缘层和芯部,以在栅叠层结构中形成支撑框架,保证对叠层结构的支撑,防止后续高温工艺的影响。
- 一种半导体器件及其制备方法-202110303494.0
- 高庭庭;薛磊;刘小欣;耿万波;孙昌志;杜小龙 - 长江存储科技有限责任公司
- 2021-03-22 - 2022-07-01 - H01L27/11556
- 本发明公开了一种半导体器件及其制备方法,包括垂直贯穿堆栈的多个沟道结构,垂直贯穿所述堆栈且在平行于所述衬底的横向方向延伸的至少两条第一栅线缝隙,以及位于相邻两条所述第一栅线缝隙之间且在所述横向方向延伸的多条顶部选择栅切线。相邻两条所述第一栅线缝隙之间具有多条顶部选择栅切线,可以将所述多个沟道结构的顶部选择栅极隔开成多个部分,通过控制不同部分的顶部选择栅极可以实现每个沟道结构的存储功能,因此本发明可以同时增加沟道结构的列数和顶部选择栅切线的条数来提高存储容量。
- 半导体器件-201810189489.X
- 李秉一;辛京准;殷东锡;金智慧;李炫国 - 三星电子株式会社
- 2017-05-04 - 2022-07-01 - H01L27/11556
- 本发明提供一种半导体器件以及制造半导体器件的方法。该半导体器件包括:交替地层叠在基板上的栅电极和层间绝缘层;穿过栅电极和层间绝缘层的沟道层;以及设置在栅电极和沟道层之间在沟道层的外表面上的栅电介质层。此外,沟道层包括第一区和第二区,第一区在垂直于基板的顶表面的方向上延伸,第二区在第一区的下部分中连接到第一区并且第二区在栅电介质层的底部分下面延伸。
- 具有用于提高串电流的导电结构的垂直沟道-202111354585.3
- H·T·梅布拉图;R·阿加瓦尔;R·J·科瓦尔;黄广宇 - 英特尔公司
- 2021-11-16 - 2022-06-17 - H01L27/11556
- 三维(3D)NAND的垂直沟道具有用于每个存储器单元的凹陷和填充的漏极/源极口袋区,以减小传统上具有高电阻的区中的电阻。垂直沟道传导电流,其电阻率通过一系列存储器单元进行控制。垂直沟道可以具有多晶硅材料以传导电流通过存储器单元栅极和存储器元件之间的漏极/源极区。凹陷可以使多晶硅延伸远离垂直沟道的中心并且更接近控制栅极。凹陷包括用于减小存储器单元栅极之间沿垂直沟道的漏极/源极区中的电阻的结构。
- 半导体装置-201710141022.3
- 坂本渉 - 铠侠股份有限公司
- 2017-03-10 - 2022-06-07 - H01L27/11556
- 半导体装置包含积层体、柱状部、第一电荷蓄积部、及第二电荷蓄积部。所述积层体包含多个电极层,所述多个电极层介隔绝缘体沿着第一方向积层在衬底上或形成在衬底上的周边电路上所形成的平坦的源极线上。所述多个电极层包含第一电极层、及设置在所述第一电极层与所述衬底之间的第二电极层。所述柱状部在所述积层体内沿着所述第一方向延伸。所述第一电荷蓄积部设置在所述第一电极层与所述柱状部之间。所述第二电荷蓄积部设置在所述第二电极层与所述柱状部之间。所述第一电极层与所述柱状部之间的所述第一电荷蓄积部沿着与所述第一方向交叉的第二方向的第一长度比所述第二电极层与所述柱状部之间的所述第二电荷蓄积部沿着所述第二方向的第二长度长。
- 专利分类
H01 基本电气元件
H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的
H01L 半导体器件;其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的