[发明专利]填充方法及填充装置在审
| 申请号： | 201680006561.X | 申请日： | 2016-01-27 |
| 公开（公告）号： | CN107210221A | 公开（公告）日： | 2017-09-26 |
| 发明（设计）人： | 松元俊二 | 申请（专利权）人： | 住友精密工业株式会社 |
| 主分类号： | H01L21/3205 | 分类号： | H01L21/3205;H01L21/683;H01L21/768;H01L23/14;H01L23/522 |
| 代理公司： | 北京三友知识产权代理有限公司11127 | 代理人： | 黄纶伟,韩香花 |
| 地址： | 日本*** | 国省代码： | 暂无信息 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明的填充方法具备减压工序，对处理室(11)内进行减压；接触工序，使填充材料(3)与晶片(1)的表面接触；填充工序，通过对填充材料的与晶片相反侧的面(3a)的整面进行加压，而将填充材料差压填充至晶片的微细空间(2)；以及煅烧工序，遍及晶片整体而煅烧填充材料。 | ||
| 搜索关键词： | 填充 方法 装置 | ||
【主权项】：
一种填充方法，将填充材料填充至设置于晶片的微细空间，该填充方法具备：减压工序，对载置有所述晶片的处理室内进行减压；接触工序，在经减压的所述处理室内，使所述填充材料与所述晶片的表面接触；填充工序，通过对所述填充材料的与所述晶片相反侧的面的整面进行加压，而将所述填充材料差压填充至所述晶片的所述微细空间；以及煅烧工序，遍及所述晶片的整体而煅烧所述填充材料。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于住友精密工业株式会社，未经住友精密工业株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201680006561.X/，转载请声明来源钻瓜专利网。
- 上一篇：一种用于检测电池片表面氧化膜亲水性程度的检测装置
- 下一篇：硅晶圆的制造方法
- 同类专利
- 半导体装置、半导体装置的制造方法-201480077591.0
- 西泽弘一郎 - 三菱电机株式会社
- 2014-09-17 - 2019-11-08 - H01L21/3205
- 本发明涉及的半导体装置的特征在于，具有：半导体衬底，其由GaAs形成；密接层，其在该半导体衬底之上由Pd或者包含Pd的合金而形成；阻挡层，其在该密接层之上由Co或者包含Co的合金而形成；以及金属层，其在该阻挡层之上由Cu、Ag、或者Au而形成。
- 半导体装置-201690001686.9
- 铃木翔;大佐贺毅 - 三菱电机株式会社
- 2016-06-08 - 2019-11-05 - H01L21/3205
- 半导体基板(1)具有彼此相对的表面以及背面。第1金属层(2)形成在半导体基板(1)的表面。焊料接合用第2金属层(3)形成在第1金属层(2)之上。第3金属层(5)形成在半导体基板(1)的背面。焊料接合用第4金属层(6)形成在第3金属层(5)之上。第2金属层(3)的厚度比第4金属层(6)的厚度厚。第1、第3及第4金属层(2、5、6)未被图案分割。第2金属层(3)被图案分割，具有经由第1金属层(2)而彼此电连接的多个金属层。
- 半导体器件-201510394333.1
- 三浦喜直 - 瑞萨电子株式会社
- 2015-07-07 - 2019-08-13 - H01L21/3205
- 本发明的各个实施例涉及半导体器件。抑制了由于将晶体管的漏极电极与二极管的阴极电极耦合的配线的电感而导致的在其之间的切换的速度的降低。晶体管和二极管形成在衬底之上。晶体管和二极管布置在第一方向上。衬底还包括形成在其之上的第一配线、第一分支配线和第二分支配线。第一配线在晶体管与二极管之间延伸。第一分支配线形成为在以便与晶体管重叠的方向上从第一配线分支，并且耦合至该晶体管。第二分支配线形成为在以便与二极管重叠的方向上从第一配线分支，并且耦合至该二极管。
- 半导体元件、半导体元件的制造方法及电子装置-201480066578.5
- 佐佐木直人 - 索尼公司
- 2014-12-05 - 2019-08-09 - H01L21/3205
- 本发明涉及：能够抑制泄漏和裂纹产生的半导体元件；用于制造半导体元件的方法；以及电子装置。在本发明中，在金属布线的下方使用具有位于金属的CTE与Si的CTE之间的CTE值的绝缘膜，且在TSV侧壁部分，存在着使用具有良好覆盖率的P‑SiO(1μm)作为通孔内部绝缘膜的叠层结构。关于CTE位于金属的CTE与Si的CTE之间的绝缘膜，在通孔内部绝缘膜和与所述通孔内部绝缘膜连续的场域顶部绝缘膜中分别使用例如0.1μm和2μm厚度的SiOC。本发明能够应用于例如成像装置中使用的固态成像元件。
- 配线结构和其制造方法、溅射靶材以及抗氧化方法-201880004475.4
- 德地成纪;高桥诚一郎;八岛勇 - 三井金属矿业株式会社
- 2018-01-31 - 2019-07-16 - H01L21/3205
- 本申请的配线结构(10)具备基板(11)、设置于基板(11)上的配线层(12)和设置于配线层(12)上的金属层(14)。配线层(12)包含铜。金属层(14)包含锆和硅，并且剩余部分由铜和不可避免的杂质构成。金属层(14)优选相对于铜、锆和硅的摩尔数的合计包含1摩尔％～33摩尔％的锆，并且包含1摩尔％～33摩尔％的硅。另外，在金属层(14)中，锆和硅的摩尔数的合计相对于上述合计优选为2摩尔％～40摩尔％。
- 金属材料图形化方法-201710492345.7
- 李阳;陶国胜;张成明;刘晓佳 - 云谷（固安）科技有限公司
- 2017-06-26 - 2019-07-02 - H01L21/3205
- 本申请公开了一种金属材料图形化方法。该方法包括：在所提供的基板上依次生成金属纳米材料层和保护层，其中所述保护层的热膨胀系数与所述基板的热膨胀系数之差大于预设阈值；对所述保护层进行图形化处理，用于在所述保护层形成沟道；对保护层、金属纳米材料层以及基板进行热处理，用于通过保护层以及基板热膨胀程度的不同，剥离所述沟道中的金属纳米材料。由于保护层的热膨胀系数与基板的热膨胀系数之差大于预设阈值，在如处理过程中，能够通过保护层和基板的热膨胀程度的不同，剥离沟道中的金属纳米材料，从而解决现有技术中的问题。
- 半导体部件-201790000952.0
- 中矶俊幸 - 株式会社村田制作所
- 2017-06-08 - 2019-07-02 - H01L21/3205
- 本实用新型涉及一种半导体部件。半导体部件(10)具备：半导体基板(20)、半导体元件部(21)、再布线层(30)、以及绝缘层(40)。半导体基板具有：相互对置的第一面(201)和第二面(202)、以及与第一面和第二面正交的侧面(210)。半导体元件部(21)形成于半导体基板(20)的第一面侧的区域。再布线层形成于半导体基板的第一面，在沿与第一面正交的方向观察时，再布线层的面积比半导体基板大。绝缘层与半导体基板的侧面相接。绝缘层被配置为遍及再布线层的端部(301)以及半导体基板的侧面而进行覆盖，该端部(301)是再布线层的半导体基板侧的面的一部分并且与半导体基板的第一面不相接。
- 用于后段(BEOL)互连的先前层自对准过孔及插塞图案化-201380079151.4
- C·H·华莱士;P·A·尼许斯;E·N·谭;S·希瓦库马 - 英特尔公司
- 2013-09-27 - 2019-06-14 - H01L21/3205
- 描述了用于后段(BEOL)互连的先前层自对准过孔及插塞图案化。在示例中，一种用于集成电路的互连结构包括设置在衬底上方的所述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介质线的格栅。所述互连结构的第二层设置在所述第一层上方。所述第二层包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相异区域。
- 一种金属层的形成方法、半导体器件及其形成方法-201910058766.8
- 刘冲;吴继科;曹秀亮 - 上海华虹宏力半导体制造有限公司
- 2019-01-22 - 2019-05-21 - H01L21/3205
- 本发明提供了一种金属层的形成方法、半导体器件及其形成方法，金属层的形成方法包括：将一衬底置于一反应腔室内；利用磁控溅射工艺在衬底上形成第一子金属层；利用磁控溅射工艺在第一子金属层上形成第二子金属层，并向反应腔室内通入加热气流，第一子金属层和第二子金属层共同构成金属层，第一子金属层和第二子金属层的材料均包括掺杂铜的铝。本发明在衬底上形成金属层时，先通过冷磁控溅射工艺形成第一子金属层，再通过热磁控溅射工艺形成第二子金属层，所得到的金属层中晶粒的尺寸较小且大小均匀，晶界较小，金属层表面平坦度较高，以减少了突起状缺陷的数量，改善突起状缺陷引起的外观不良，从而提高了半导体器件的良率。
- 半导体装置-201780049619.3
- 铃木裕弥;冈部博明 - 三菱电机株式会社
- 2017-07-07 - 2019-04-16 - H01L21/3205
- 本发明的目的在于抑制Cu晶粒的生长所致的层间绝缘膜的裂纹。半导体装置(101)具备：源极区域(5)；层间绝缘膜(7)，在源极区域(5)上具有开口部地形成，包括氧化硅；Cu电极(1)，经由层间绝缘膜(7)的开口部与源极区域(5)电连接，其端部位于所述层间绝缘膜(7)的端部的内侧的所述层间绝缘膜(7)上；以及应力缓和层(13)，形成于Cu电极(1)与层间绝缘膜(7)之间，包括断裂韧性值比层间绝缘膜(7)大的材料，从Cu电极(1)的端部的内侧设置至外侧。
- 用于后段(BEOL)互连的自对准过孔及插塞图案化-201380079116.2
- C·H·华莱士;P·A·尼许斯 - 英特尔公司
- 2013-09-27 - 2019-04-16 - H01L21/3205
- 描述了用于后段(BEOL)互连的自对准过孔及插塞图案化。在示例中，一种用于集成电路的互连结构包括设置在衬底上方的所述互连结构的第一层。所述第一层包括第一方向上的交替的金属线和电介质线的格栅。所述互连结构的第二层设置在所述第一层上方。所述第二层包括第二方向上的交替的金属线和电介质线的格栅，所述第二方向垂直于所述第一方向。所述第二层的所述格栅的每条金属线设置在凹陷的电介质线上，所述凹陷的电介质线包括与所述互连结构的所述第一层的所述交替的金属线和电介质线对应的第一电介质材料和第二电介质材料的交替的相异区域。所述第二结构的所述格栅的每条电介质线包括与所述第一电介质材料和所述第二电介质材料的所述交替的相异区域相异的第三电介质材料的连续区域。
- 层叠半导体集成电路装置-201480077088.5
- 黑田忠广 - 株式会社晶磁电子日本
- 2014-12-26 - 2019-02-15 - H01L21/3205
- 涉及层叠半导体集成电路装置，通过廉价的结构缩小用于层叠的三维空间，并且提供足够的电源质量。在第1半导体集成电路装置上设置在厚度方向上贯通第1半导体基体并且与第1电源电位连接的第1贯通半导体区域，以及与第2电源电位连接的第2贯通半导体区域，层叠第2半导体集成电路装置，该第2半导体集成电路装置具有分别与第1贯通半导体区域和第2贯通半导体区域连接的第1电极和第2电极。
- 用于增强型镶嵌金属填充的润湿预处理的设备-201510239529.3
- 史蒂文·T·迈尔;戴维·W·波特;马克·J·威利;罗伯特·拉什 - 诺发系统有限公司
- 2010-06-16 - 2019-01-08 - H01L21/3205
- 本发明揭示预润湿设备设计和方法。这些设备设计和方法用以在于晶片的表面上镀敷金属之前预润湿所述晶片。所揭示的预润湿流体的组合物防止所述晶片上的晶种层的腐蚀，且还改善所述晶片上的特征的填充速率。
- 用于后段(BEOL)互连的减数法自对准过孔和插塞图案化-201380079168.X
- R·L·布里斯托尔;F·格瑟特莱恩;R·E·申克尔;P·A·尼许斯;C·H·华莱士;俞辉在 - 英特尔公司
- 2013-09-27 - 2018-12-18 - H01L21/3205
- 本发明描述了用于后段(BEOL)互连的减数法自对准过孔和插塞图案化。在实施例中，用于集成电路的互连结构包括设置在基板上方的互连结构的第一层。第一层包括第一方向上的交替的金属线和电介质线的第一格栅。电介质线的最高表面高于金属线的最高表面。互连结构还包括设置在互连结构的第一层上方的互连结构的第二层。第二层包括第二方向上的交替的金属线和电介质线的第二格栅，第二方向垂直于第一方向。电介质线的最低表面低于金属线的最低表面。第二格栅的电介质线与第一格栅的电介质线重叠并接触，但第二格栅的电介质线与第一格栅的电介质线不同。第一格栅的金属线与第二格栅的金属线间隔开。
- 银蒸发料的表面处理方法-201710413649.X
- 姚力军;潘杰;相原俊夫;王学泽;罗明浩;曹欢欢 - 宁波江丰电子材料股份有限公司
- 2017-06-05 - 2018-12-11 - H01L21/3205
- 本发明提供一种银蒸发料的表面处理方法，包括：提供银蒸发料；对所述银蒸发料进行离心研磨操作；在所述离心研磨操作后，对所述银蒸发料进行清洗操作；在所述清洗操作后，对所述银蒸发料进行干燥处理。本发明对银蒸发料进行离心研磨操作，以去除所述银蒸发料表面的氧化层，达到表面抛光的效果，相比采用酸洗操作以去除氧化层的方案，本发明可以避免酸洗溶液消耗所述银蒸发料的问题，从而在提高所述银蒸发料的表面光亮度和光滑度、提高所述银蒸发料纯度的同时，降低所述银蒸发料的消耗量，进而降低所述银蒸发料的制备成本。
- 外延片的制备方法及肖特基二极管-201810682428.7
- 邢东;冯志红;赵向阳;王元刚 - 中国电子科技集团公司第十三研究所
- 2018-06-27 - 2018-11-27 - H01L21/3205
- 本发明适用于半导体技术领域，提供了一种外延片的制备方法及肖特基二极管，外延片的制备方法包括：在衬底上表面生长重掺杂外延层；在所述重掺杂外延层上表面生长轻掺杂外延层；在所述轻掺杂外延层中制备凹槽，所述凹槽的深度小于所述轻掺杂外延层的厚度；在制备凹槽后的轻掺杂外延层上表面生长二次外延层，所述二次外延层填充所述凹槽，且所述二次外延层的厚度大于所述凹槽的深度。使用本发明提供的外延片制备肖特基二极管时，能够提高肖特基二极管的反向击穿电压，且不会降低器件的高频性能。
- 图案化的纳米银线薄膜及触控面板的制造方法-201810703170.4
- 来宇浩 - 昆山国显光电有限公司
- 2018-06-30 - 2018-11-27 - H01L21/3205
- 本发明提供了一种图案化的纳米银线薄膜及触控面板的制造方法，通过在基底上形成图案化的表面改性层，并利用表面改性层与纳米银线溶液相互排斥的性质，使在表面改性层上散开纳米银线溶液并自动聚集到基底中暴露出的部分上，从而在固化后形成图案化的纳米银线薄膜。本发明提供了一种低成本、高效率的图案化纳米银线薄膜的制造方法，整个制造过程简单快速，可适用于大规模生产，且能够减少设备成本。此外，生产过程中也不存在纳米银线溶液的浪费，提高了纳米银线材料的利用率。
- 半导体装置及其制造方法-201780010885.5
- 井上由佳;福罗满德;高桥信义;小田真弘;矢野尚;伊藤礼;森永泰规 - TOWERJAZZ松下半导体有限公司
- 2017-02-10 - 2018-10-23 - H01L21/3205
- 半导体装置包括：第一层间膜(2)、第一金属布线(3)、第二层间膜(5)、第二金属布线(11)、第一通孔塞(10)、着陆垫(12)以及第二通孔塞(25)。第一层间膜(2)形成在衬底(1)的上表面上；第一通孔塞(10)将第一金属布线(3)和第二金属布线(11)电连接起来，着陆垫(12)被埋入第一层间膜(2)的上部内且贯穿第二层间膜(5)，第二通孔塞(25)从衬底(1)的背面一侧贯穿衬底(1)和第一层间膜(2)且与着陆垫(12)相连接。着陆垫(12)的下表面的位置与第一金属布线(3)的下表面的位置不同。
- 布线结构和溅射靶-201680079797.6
- 奥野博行;中井淳一;吉田慎太郎 - 株式会社钢臂功科研
- 2016-10-21 - 2018-09-04 - H01L21/3205
- 提供一种布线结构，其特征在于，是在Al－Ta合金薄膜的至少表面和侧面的任意一方的面上形成有Al－Ta氧化膜的布线结构，所述Al－Ta合金薄膜的Ta添加量为0.3～3.0原子％，且Cu含量为0.03原子％以下，所述Al－Ta氧化膜的膜厚为3～10nm，并且，所述Al－Ta氧化膜中的Ta的原子％浓度比Al－Ta合金薄膜中的Ta的原子％浓度低。
- 具有带可调功函数的栅叠层的半导体器件-201780006819.0
- 鲍如强;S.克里什南;权彦五;V.纳拉亚南 - 国际商业机器公司
- 2017-01-06 - 2018-08-31 - H01L21/3205
- 一种用于制造半导体器件的栅叠层的方法包括：在器件的沟道区上方形成第一介电层，在第一介电层上形成第一氮化物层，在第一氮化物层上沉积清除层，在清除层上形成覆盖层，去除部分覆盖层和清除层以暴露栅叠层的n型场效应晶体管(nFET)区中第一氮化物层的一部分，在第一氮化物层和清除层上形成第一栅极金属层，在第一栅极金属层上沉积第二氮化物层，在第二氮化物层上沉积栅电极材料。
- 半导体器件及其制造方法-201810022481.4
- 安部谦一郎 - 瑞萨电子株式会社
- 2018-01-10 - 2018-08-28 - H01L21/3205
- 本发明涉及半导体器件及其制造方法。本发明提供一种减少导电膜的电阻值变化的半导体器件。根据实施例的半导体器件包括半导体基板、布线层、介电膜、金属膜和层间介电膜。半导体基板具有第一表面。布线层布置在第一表面上方。布线层具有第一部分，以及与第一部分分开设置的第二部分。介电膜布置在第一部分上方。金属膜布置在介电膜上方。层间介电膜覆盖了介电膜和金属膜，并且位于第一部分和第二部分之间。空气间隙设置在位于第一部分和第二部分之间的层间介电膜内。空气间隙在与第一表面交叉的方向上延伸。
- 高表面质量碳化硅外延层的生长方法-201510770542.1
- 李赟 - 中国电子科技集团公司第五十五研究所
- 2015-11-12 - 2018-07-10 - H01L21/3205
- 本发明公开一种高表面质量碳化硅外延层的生长方法，包括以下步骤：1)选取偏向<11‑20>方向4°的硅面碳化硅衬底，将衬底置于SiC外延系统反应室内有碳化钽涂层的石墨基座上；2)将SiC外延系统反应室升温至1450℃，设置压力为90‑200mbar，在H2流量68‑80L/min的条件下，维持反应室温度5‑10分钟，对衬底进行纯氢气H2刻蚀；3)完成步骤2之后，开始向反应室通入少量氯化氢HCl气体，辅助H2对衬底进行刻蚀，其中HCl/H2流量比选用范围0.01％‑0.15％，继续升温至缓冲层1生长温度1650‑1670℃，升温时间10‑30分钟,等步骤。该外延方法能有效降低的外延片中的三角形缺陷，同时还能利用低温低碳硅比缓冲层有效避免外延层中台阶聚束形貌的形成。
- 芯片表层蒸发锡工艺-201711373277.9
- 唐冬;刘旸;白羽 - 中国电子科技集团公司第四十七研究所
- 2017-12-19 - 2018-06-19 - H01L21/3205
- 本发明公开了一种芯片表层蒸发锡工艺，属于半导体分立器件技术领域。该工艺是在常规芯片结构的正面金属上采用真空蒸发锡，获得正面金属表层为锡连接层的芯片。本发明芯片正面金属的顶层进行再次蒸发锡，使芯粒间可以通过锡直接互连，省去封装时的粘片和烧结等工步，大大节省了原材料，减少了工艺步骤，提高了器件的使用质量和可靠性。
- 半导体器件及其制造方法-201580083418.6
- 松本雅弘;一之濑一仁;矢岛明 - 瑞萨电子株式会社
- 2015-10-01 - 2018-06-08 - H01L21/3205
- 通过使重新布线从上层绝缘膜露出，防止重新布线因与水分或离子等反应而劣化。作为实现该目的的手段，在形成有形成在元件形成区域上的多个布线层、且具有与作为最上层的布线层的焊盘电极连接的重新布线的半导体器件中，在与重新布线相比更靠近切割区域的区域配置虚设图案。
- 半导体装置、半导体装置的制造方法和电子设备-201711457463.0
- 胁山悟;冈本正喜;大冈丰;庄子礼二郎;财前义史;长畑和典;羽根田雅希 - 索尼公司
- 2013-06-19 - 2018-05-29 - H01L21/3205
- 本发明提供了一种半导体装置，其包括：第一半导体基体；第二半导体基体，结合在第一半导体基体的第一表面侧上；贯通电极，形成为从第一半导体基体的第二表面侧贯通至第二半导体基体上的配线层；以及，绝缘层，围绕第一半导体基体内形成的贯通电极的周界。
- 半导体装置、半导体装置的制造方法和电子设备-201711458678.4
- 胁山悟;冈本正喜;大冈丰;庄子礼二郎;财前义史;长畑和典;羽根田雅希 - 索尼公司
- 2013-06-19 - 2018-05-29 - H01L21/3205
- 本发明提供了一种半导体装置，其包括：第一半导体基体；第二半导体基体，结合在第一半导体基体的第一表面侧上；贯通电极，形成为从第一半导体基体的第二表面侧贯通至第二半导体基体上的配线层；以及，绝缘层，围绕第一半导体基体内形成的贯通电极的周界。
- 存储器晶体管到高K、金属栅极CMOS工艺流程中的集成-201480035173.5
- 克里希纳斯瓦米·库马尔 - 赛普拉斯半导体公司
- 2014-09-08 - 2018-03-27 - H01L21/3205
- 描述了包括基于嵌入式SONOS的非易失性存储器(NVM)和MOS晶体管的存储器单元以及形成存储器单元的方法。一般地，所述方法包括在包括NVM区和多个MOS区的基底的所述NVM区中形成NVM晶体管的栅极堆叠；以及在所述NVM晶体管的所述栅极堆叠和所述多个MOS区的上面沉积高k电介质材料以同时形成包括在所述NVM晶体管的所述栅极堆叠中的所述高k电介质材料和在所述多个MOS区中的高k栅极电介质的阻挡电介质。在一个实施例中，第一金属层被沉积在高k电介质材料的上面以及被图案化以同时形成在所述NVM晶体管的所述栅极堆叠上面的金属栅极和在MOS区中的一个中的场效应晶体管的金属栅极。
- 半导体装置、半导体装置的制造方法和电子设备-201380033466.5
- 胁山悟;冈本正喜;大冈丰;庄子礼二郎;财前义史;长畑和典;羽根田雅希 - 索尼公司
- 2013-06-19 - 2018-01-26 - H01L21/3205
- 本发明提供了一种半导体装置，其包括第一半导体基体；第二半导体基体，结合在第一半导体基体的第一表面侧上；贯通电极，形成为从第一半导体基体的第二表面侧贯通至第二半导体基体上的配线层；以及，绝缘层，围绕第一半导体基体内形成的贯通电极的周界。
- 一种硅铝生长界面的处理方法和一种用于生长铝的硅片-201410016410.5
- 陈兆同;马万里;赵文魁 - 北大方正集团有限公司;深圳方正微电子有限公司
- 2014-01-14 - 2018-01-02 - H01L21/3205
- 本发明提供一种硅铝生长界面的处理方法和一种用于生长铝的硅片，包括利用氢氟酸清洗硅片；利用去离子水超声清洗得到清洁的硅片表面；氧化所述清洁的硅片表面，生成一层0.5nm～2nm厚度均匀的二氧化硅氧化层。本发明提出的一种硅铝生长界面的处理方法和一种用于生长铝的硅片中，并不是直接将清洁的硅表面裸露出来，而是在上面再均匀地覆盖一层很薄的二氧化硅氧化层，这样能够有效隔绝后续生长铝的过程中产生的硅铝互溶现象，解决了现有技术中硅铝界面外观异常的技术问题。
- 多晶硅薄膜的制备方法、薄膜晶体管阵列基板的制备方法-201710587277.2
- 董磊磊 - 武汉华星光电半导体显示技术有限公司
- 2017-07-18 - 2017-12-12 - H01L21/3205
- 本发明公开了一种多晶硅薄膜的制备方法，其包括应用半导体沉积工艺制备形成第一非晶硅薄膜；应用准分子激光退火工艺使所述第一非晶硅薄膜晶化形成多晶硅薄膜；应用半导体沉积工艺在所述多晶硅薄膜的第一表面上制备形成第二非晶硅薄膜；应用干法刻蚀工艺，从所述第二非晶硅薄膜朝向所述多晶硅薄膜的方向，刻蚀直至完全去除所述第二非晶硅薄膜。本发明还公开了一种薄膜晶体管阵列基板的制备方法，其包括制备有源层的步骤根据前述的多晶硅薄膜的制备方法制备形成一层多晶硅薄膜；应用光刻工艺将所述多晶硅薄膜刻蚀形成图案化的有源层。
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
