[实用新型]XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备有效
| 申请号： | 201720569426.8 | 申请日： | 2017-05-19 |
| 公开（公告）号： | CN207115387U | 公开（公告）日： | 2018-03-16 |
| 发明（设计）人： | 修黎明 | 申请（专利权）人： | 京东方科技集团股份有限公司 |
| 主分类号： | G06F7/509 | 分类号： | G06F7/509 |
| 代理公司： | 北京律智知识产权代理有限公司11438 | 代理人： | 王辉,阚梓瑄 |
| 地址： | 100015 *** | 国省代码： | 北京;11 |
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| 摘要： | 本公开涉及一种XIU‑累加寄存器、XIU‑累加寄存器电路、以及电子设备。该XIU‑累加寄存器包括第一累加单元和第二累加单元；第一累加单元包括第一加法器和第一寄存器；第一加法器用于累加一累加变量的分数位数据，第一寄存器用于存储分数位数据的累加结果以及分数位数据的累加结果的进位数据；第二累加单元包括第二加法器和第二寄存器；第二加法器用于累加该累加变量的整数位数据，第二寄存器用于存储整数位数据的累加结果；其中，第一累加单元的第一寄存器与第二累加单元的第二加法器相连，用于将分数位数据的累加结果的进位数据在下一时钟周期传输至整数位数据以进行累加。本公开可提高累加器速度、降低累加器功耗、减小累加器面积。 | ||
| 搜索关键词： | xiu 累加 寄存器 电路 以及 电子设备 | ||
【主权项】：
一种XIU‑累加寄存器，其特征在于，包括第一累加单元和第二累加单元；所述第一累加单元包括第一加法器和第一寄存器；所述第一加法器用于累加一累加变量的分数位数据，所述第一寄存器用于存储所述分数位数据的累加结果以及所述分数位数据的累加结果的进位数据；所述第二累加单元包括第二加法器和第二寄存器；所述第二加法器用于累加该累加变量的整数位数据，所述第二寄存器用于存储所述整数位数据的累加结果；其中，所述第一累加单元的第一寄存器与所述第二累加单元的第二加法器相连，用于将当前时钟周期所述分数位数据的累加结果的进位数据在下一时钟周期传输至所述整数位数据以进行累加。
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