[发明专利]非对称多核异构并行处理系统在审
| 申请号： | 201911050881.7 | 申请日： | 2018-06-20 |
| 公开（公告）号： | CN110659067A | 公开（公告）日： | 2020-01-07 |
| 发明（设计）人： | 乔治斯·科拉米达斯;雅科沃斯·斯塔姆利斯;乔治·西迪罗坡洛斯 | 申请（专利权）人： | 畅想芯科有限公司 |
| 主分类号： | G06F9/30 | 分类号： | G06F9/30;G06F9/38;G06F9/50;G06T1/20;G06T15/04 |
| 代理公司： | 11258 北京东方亿思知识产权代理有限责任公司 | 代理人： | 宗晓斌 |
| 地址： | 希腊*** | 国省代码： | 希腊;GR |
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| 摘要： | 本申请涉及非对称多核异构并行处理系统。多核非对称图形处理单元(GPU)包括第一组的GPU核心和第二组的GPU核心。第一组的GPU核心具有第一微架构和第一功耗简档。第一组的GPU核心被配置为执行指令集架构(ISA)的指令子集。第二组的GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，并被配置为执行整个ISA。第一组的GPU核心和第二组的GPU核心可以通过流水线阶段的数量、寄存器的数量、分支执行、矢量化单元或其组合来进一步区分。任一组中的GPU核心子集可能具有不同的操作频率。在一些实施例中，可执行指令可以包括用以确定执行是由第一组的GPU核心还是由第二组的GPU核心执行的指示符。 | ||
| 搜索关键词： | 功耗简档 微架构 多核 并行处理系统 非对称图形 可执行指令 流水线阶段 矢量化单元 指令集架构 操作频率 处理单元 分支执行 指令子集 非对称 寄存器 指示符 异构 子集 配置 申请 | ||
【主权项】：
1.一种非对称多核异构图形处理单元GPU，该多核GPU包括：/n第一组的一个或多个GPU核心，每个GPU核心具有第一微架构和第一功耗简档，所述第一组的GPU核心被配置为执行指令集架构ISA的第一子集；和/n第二组的一个或多个GPU核心，每个GPU核心具有第二微架构和比第一功耗简档高的第二功耗简档，所述第二组的GPU核心被配置为执行所述ISA的第一子集和所述ISA的第二子集，其中所述ISA的第二子集至少包括在所述ISA的第一子集中不存在的指令，其中两组的GPU均包含硬件逻辑以接收和执行属于同一指令流的指令，所述指令流是可执行文件的一部分，并且其中，所述ISA的一部分指令还包括用于确定所述指令应由所述第一组的GPU中的GPU还是由所述第二组的GPU中的GPU执行的指示符。/n
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