[实用新型]一种沟槽超级势垒整流器有效

专利信息
申请号: 201920255331.8 申请日: 2019-02-28
公开(公告)号: CN209312768U 公开(公告)日: 2019-08-27
发明(设计)人: 张军亮;陈利 申请(专利权)人: 厦门芯一代集成电路有限公司
主分类号: H01L27/06 分类号: H01L27/06;H01L29/423;H01L29/417;H01L29/06;H01L21/82
代理公司: 暂无信息 代理人: 暂无信息
地址: 361011 福建省厦门市中国(福建)*** 国省代码: 福建;35
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摘要: 实用新型提供一种沟槽超级势垒整流器。所述沟槽超级势垒整流器包括第一导电类型重掺杂衬底层、第一导电类型掺杂外延层、第一导电类型轻掺杂外延层、栅极介质层、栅电极层、第二导电类型体区、第一导电类型重掺杂源区、正面电极层和背面电极层。本实用新型结合了PN二极管、肖特基二极管和MOS晶体管漏电流低,开启电压低等优点,相比于传统肖特基二极管消除了热不稳定性的缺点,采用沟槽底部氧化物加厚提高了氧化物栅介质层的耐压能力及可靠性;本实用新型阳极采用挖槽结构,增大第一导电类型源区的接触面积,减小接触电阻;同时采用不同掺杂浓度的第一导电类型双外延层和沟槽栅极结构,进一步减小器件的导通电阻,降低器件的通态功耗。
搜索关键词: 第一导电类型 本实用新型 整流器 势垒 肖特基二极管 减小 沟槽栅极结构 轻掺杂外延层 背面电极层 掺杂外延层 底部氧化物 热不稳定性 栅极介质层 正面电极层 重掺杂源区 导电类型 导通电阻 降低器件 接触电阻 开启电压 耐压能力 双外延层 通态功耗 栅电极层 栅介质层 加厚 阳极 衬底层 漏电流 重掺杂 氧化物 体区 挖槽 源区 掺杂
【主权项】:
1.一种沟槽超级势垒整流器,其特征在于:包括第一导电类型重掺杂衬底层(10)、第一导电类型掺杂外延层(20)、第一导电类型轻掺杂外延层(30)、栅极介质层(401、402)、栅电极层(501)、第二导电类型体区(60)、第一导电类型重掺杂源区(70)、正面电极层(801)、背面电极层(802);所述第一导电类型掺杂外延层(20)覆盖于第一导电类型重掺杂衬底层(10)之上;所述第一导电类型轻掺杂外延层(30)覆盖于第一导电类型掺杂外延层(20)之上;所述第一导电类型轻掺杂外延层(30)之上的部分表面形成沟槽(301)结构,沟槽(301)表面由栅极介质层(401、402)覆盖,所述栅极介质层(401、402)之上覆盖栅电极层(501),且栅电极层(501)填满整个沟槽(301);所述第二导电类型体区(60)覆盖在第一导电类型轻掺杂外延层(30)之上的剩余部分表面,与所述栅极介质层(402)外部侧壁的部分区域相连;所述第一导电类型重掺杂源区(70)覆盖在第二导电类型体区(60)之上的部分表面,亦与所述栅极介质层(402)外部侧壁的部分区域相连;所述正面电极层(801)覆盖在第二导电类型体区(60)、第一导电类型重掺杂源区(70)、栅极介质层(402)和栅电极层(501)之上;所述背面电极层(802)位于第一导电类型重掺杂衬底层(10)的下表面。
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  • 基于SOI的微色谱柱及微热导检测器的集成芯片及制备方法-201711405281.9
  • 冯飞;田博文;李昕欣 - 中国科学院上海微系统与信息技术研究所
  • 2017-12-22 - 2019-07-02 - H01L27/06
  • 本发明提供一种基于SOI的微色谱柱及微热导检测器的集成芯片及制备方法,包括:SOI硅片,具有衬底硅、埋氧层以及顶层硅;图形化堆叠结构,包含交叉网状结构,其下方具有释放槽,图形化堆叠结构悬挂于释放槽中;盖基片,键合于顶层硅,盖基片具有微沟槽,图形化堆叠结构位于微沟槽内;微色谱柱的微沟道,形成于衬底硅中,微沟道内具有微柱阵列,微沟道与释放槽连通;底基片,键合于衬底硅,以形成包含微沟槽、释放槽及微沟道的微通道。本发明的微热导检测器和微色谱柱分别位于SOI硅片的顶层硅和衬底硅上,增加了设计的灵活性和工艺制作的可控性。本发明无需额外的连接部件,具有死体积低、灵敏度高等优点。
  • 半导体器件-201611034190.4
  • 平林康弘 - 丰田自动车株式会社
  • 2016-11-16 - 2019-07-02 - H01L27/06
  • 一种半导体器件,包括半导体基板,所述半导体基板在第一表面上包括第一沟槽以及连结到每个第一沟槽的第二沟槽。所述半导体基板包括:p型端部层,其从第一表面延伸到比每个第一沟槽在第二表面侧的端部更靠近半导体基板的第二表面的位置,并且在第一表面的平面视图中包括每个第一沟槽的纵向端部;第一p型层,其设置在相邻的第一沟槽之间的区域中,并且接触设在第一表面上的第一电极;n型阻挡层;第二p型层。第二沟槽使p型端部层与第一p型层及第二p型层分离。
  • 3D半导体器件及结构-201780061048.5
  • 兹维·奥巴赤;金武韩;布瑞恩·克朗奎斯特;伊莱·乐斯基 - 三维单晶公司
  • 2017-09-19 - 2019-06-28 - H01L27/06
  • 一种3D器件,所述器件包括:包括第一位单元阵列的第一层,所述第一位单元阵列包括三个独立的第一行;包括第二位单元阵列的第二层,所述第二位单元阵列包括三个独立的第二行,其中所述第二层覆盖所述第一层;以及至少三个垂直位线,所述至少三个垂直位线中的每个连接至相应的三个水平第一位线和三个水平第二位线,其中所述三个水平第一位线包括所述第一位单元阵列的控件,其中所述三个水平第二位线包括所述第二位单元阵列的控件,并且所述三个垂直位线中的每个可用于控制所述三个独立的第一行中的不同一行,或控制所述三个独立的第二行中的不同一行。
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