[发明专利]非易失性存储器加速器及存取加速方法有效
| 申请号： | 201610171725.6 | 申请日： | 2016-03-24 |
| 公开（公告）号： | CN107025182B | 公开（公告）日： | 2019-12-06 |
| 发明（设计）人： | 陈坤志;庄孝安 | 申请（专利权）人： | 智原科技股份有限公司 |
| 主分类号： | G06F12/0862 | 分类号： | G06F12/0862 |
| 代理公司： | 11105 北京市柳沈律师事务所 | 代理人： | 王珊珊<国际申请>=<国际公布>=<进入 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;TW |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 非易失性存储器加速器及存取加速方法。非易失性存储器加速器包括数据预取单元、快取单元以及存取接口电路。数据预取单元具有多个线缓冲器，依据读取命令由线缓冲器的其中之一提供读取数据，或者，依据读取命令读取至少一快取数据以作为读取数据，数据预取单元并依据读取命令在线缓冲器的至少其中之一存储连续地址的多个预存数据。快取单元存储所述至少一快取数据以及连续地址的预存数据。存取接口电路作为存取非易失性存储器的接口电路。 | ||
| 搜索关键词： | 非易失性存储器 加速器 存取 加速 方法 | ||
【主权项】：
1.一种非易失性存储器加速器，包括：/n数据预取单元，具有多个线缓冲器，依据读取命令由所述多个线缓冲器的其中之一提供读取数据，或者，依据该读取命令读取至少一快取数据以作为该读取数据，该数据预取单元并依据该读取命令在所述多个线缓冲器的至少其中之一存储连续地址的多个预存数据；/n快取单元，耦接至该数据预取单元，用以存储该至少一快取数据以及连续地址的所述多个预存数据；以及/n存取接口电路，耦接至该数据预取单元、该快取单元以及非易失性存储器，作为存取该非易失性存储器的接口电路，/n其中该数据预取单元依据该读取命令搜寻所述多个线缓冲器中的数据，当所述多个线缓冲器中存在该读取命令对应的需求数据时，并提供所述多个线缓冲器的其中之一存储的该需求数据以作为该读取数据，/n其中当所述多个线缓冲器中不存在该读取命令对应的该需求数据时，该数据预取单元查找该快取单元中是否存在该需求数据，并在当该快取单元存在该需求数据时，读取该快取单元所存储的该需求数据以作为该读取数据。/n
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于智原科技股份有限公司，未经智原科技股份有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201610171725.6/，转载请声明来源钻瓜专利网。
- 上一篇：点火枪［A870CR］
- 下一篇：裤钩专用压钩机
- 同类专利
- 用于延迟的不规则载荷的预取器-201910450385.4
- K.桑卡拉纳拉雅南;S.J.塔萨;G.N.钦亚;H.奈伊米 - 英特尔公司
- 2019-05-28 - 2020-01-07 - G06F12/0862
- 所公开的实施例涉及一种用于延迟的不规则载荷的预取器。在一个示例中，处理器包含：高速缓冲存储器；提取和解码电路，用于从存储器提取和解码指令；以及执行电路，包含二进制翻译器（BT），用于通过如下方式响应解码的指令：将多个解码的指令存储在BT高速缓存中，标识多个解码的指令之中的延迟的不规则载荷（DIRRL），确定DIRRL是否是可预取的，并且如果是，则生成定制预取器以使处理器预取引导到可预取DIRRL的指令区域。
- 非易失性存储器加速器及存取加速方法-201610171725.6
- 陈坤志;庄孝安 - 智原科技股份有限公司
- 2016-03-24 - 2019-12-06 - G06F12/0862
- 非易失性存储器加速器及存取加速方法。非易失性存储器加速器包括数据预取单元、快取单元以及存取接口电路。数据预取单元具有多个线缓冲器，依据读取命令由线缓冲器的其中之一提供读取数据，或者，依据读取命令读取至少一快取数据以作为读取数据，数据预取单元并依据读取命令在线缓冲器的至少其中之一存储连续地址的多个预存数据。快取单元存储所述至少一快取数据以及连续地址的预存数据。存取接口电路作为存取非易失性存储器的接口电路。
- 跨距参考预取器、处理器和将数据预取到处理器的方法-201611122755.4
- 王嘉珺 - 上海兆芯集成电路有限公司
- 2016-12-08 - 2019-11-26 - G06F12/0862
- 本发明涉及一种跨距参考预取器、处理器和将数据预取到处理器的方法。处理器包括：高速缓冲存储器、处理逻辑、访问逻辑、跨距掩码逻辑、计数逻辑、仲裁逻辑和预取器。处理逻辑提交用以访问存储页的高速缓存行的加载请求。访问逻辑更新针对存储页的访问向量，其中访问逻辑确定连续加载请求之间的最小跨距值。跨距掩码逻辑基于最小跨距值来提供掩码向量。计数逻辑将掩码向量与访问向量相结合以提供访问计数。在访问计数达到预定计数阈值的情况下，仲裁逻辑触发预取操作。预取器使用通过将最小跨距值与加载请求中的最后一个加载请求的地址相结合所确定的预取地址来进行预取操作。可以确定跨距的方向，并且描述了稳定模式。
- 专利分类
