[发明专利]间歇式锁相环频率综合器有效
| 申请号： | 201610594381.X | 申请日： | 2016-07-27 |
| 公开（公告）号： | CN106160740B | 公开（公告）日： | 2019-03-12 |
| 发明（设计）人： | 阴亚东;施隆照 | 申请（专利权）人： | 福州大学 |
| 主分类号： | H03L7/10 | 分类号： | H03L7/10 |
| 代理公司： | 福州元创专利商标代理有限公司 35100 | 代理人： | 蔡学俊 |
| 地址： | 350108 福建省福州市*** | 国省代码： | 福建;35 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本发明涉及一种间歇式锁相环频率综合器，包括时钟同步单元、锁相环单元以及模式控制单元；时钟同步单元分别与模式控制单元以及锁相环单元相连；模式控制单元与所相环单元相连；时钟同步单元以及模式控制单元作为输入端，分别接收参考时钟信号以及模式控制信号；模式控制单元接收时钟同步单元发送的同步时钟信号；锁相环单元接收模式控制信号发送的第一复位信号以及第二复位信号，接收时钟同步单元发送的同步时钟信号，并分别发送反馈时钟信号至时钟同步单元以及模式控制单元；锁相环单元作为输出端，输出一高频时钟信号。本发明所提出的一种间歇式锁相环频率综合器，其能够工作在开启时间短于锁相环锁定时间的间歇工作模式。 | ||
| 搜索关键词： | 间歇 式锁相环 频率 综合 | ||
【主权项】：
1.一种间歇式锁相环频率综合器，其特征在于，包括：一时钟同步单元、一锁相环单元以及一模式控制单元；所述时钟同步单元分别与所述模式控制单元以及所述锁相环单元相连；所述模式控制单元与所述锁相环单元相连；所述时钟同步单元以及所述模式控制单元作为输入端，均接收一参考时钟信号以及一模式控制信号；所述模式控制单元接收所述时钟同步单元发送的同步时钟信号；所述锁相环单元接收所述模式控制信号发送的第一复位信号以及第二复位信号，接收所述时钟同步单元发送的所述同步时钟信号，并分别发送一反馈时钟信号至所述时钟同步单元以及所述模式控制单元；所述锁相环单元作为输出端，输出一高频时钟信号；所述锁相环单元包括：一鉴相器、一电荷泵、一低通滤波器、一压控振荡器以及一环路分频器；所述鉴相器分别与所述时钟同步单元、所述模式控制单元以及所述电荷泵相连；所述电荷泵分别与所述模式控制单元以及所述低通滤波器相连；所述压控振荡器分别与所述模式控制单元以及所述低通滤波器相连；所述环路分频器分别与所述时钟同步单元以及所述模式控制单元相连，并与所述压控振荡器相连，且所述压控振荡器的输出作为所述输出端；所述鉴相器和所述电荷泵由所述第一复位信号控制；当所述第一复位信号有效时，所述鉴相器和所述电荷泵将停止工作，并处于复位状态；所述环路分频器和所述压控振荡器由所述第二复位信号控制；当所述第二复位信号有效时，所述环路分频器和所述压控振荡器将停止工作，并处于复位状态，且所述环路分频器输出所述反馈时钟信号至所述时钟同步单元以及所述模式控制单元。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于福州大学，未经福州大学许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201610594381.X/，转载请声明来源钻瓜专利网。
- 同类专利
- 一种实现简单的大动态的锁频跟踪环路增益的方法-201811541946.3
- 杨讷;杜检来;贺辉 - 上海航天电子有限公司;上海科学仪器厂
- 2018-12-17 - 2019-05-03 - H03L7/10
- 一种实现简单的大动态的锁频跟踪环路增益的方法，包括以下步骤：输入的数字中频信号与NCO产生的SIN/COS信号分别进行混频，形成正交的I路信号与Q路信号，为了滤除高频分量，进行低通滤波；通过对低通滤波数据进行下采样来降低后续处理的复杂度；鉴频预处理包括抗混叠滤波、下采样、鉴频滤波，目的在于滤除副载波信号，跟踪恢复载波频率；鉴频采用差积鉴频算法；对鉴频的输出值进行判决，当该值大于0时，判决输出值为k，当该值小于0时，判决输出值为‑k，否则判决输出值为0；其中k为固定常数，可参数配置。
- 间歇式锁相环频率综合器-201610594381.X
- 阴亚东;施隆照 - 福州大学
- 2016-07-27 - 2019-03-12 - H03L7/10
- 本发明涉及一种间歇式锁相环频率综合器，包括时钟同步单元、锁相环单元以及模式控制单元；时钟同步单元分别与模式控制单元以及锁相环单元相连；模式控制单元与所相环单元相连；时钟同步单元以及模式控制单元作为输入端，分别接收参考时钟信号以及模式控制信号；模式控制单元接收时钟同步单元发送的同步时钟信号；锁相环单元接收模式控制信号发送的第一复位信号以及第二复位信号，接收时钟同步单元发送的同步时钟信号，并分别发送反馈时钟信号至时钟同步单元以及模式控制单元；锁相环单元作为输出端，输出一高频时钟信号。本发明所提出的一种间歇式锁相环频率综合器，其能够工作在开启时间短于锁相环锁定时间的间歇工作模式。
- 一种共用振荡器频率输出电路及系统-201821059716.9
- 曹进伟;陈孟邦;蔡荣怀;邹云根;张丹丹;雷先再 - 宗仁科技（平潭）有限公司
- 2018-07-05 - 2018-11-20 - H03L7/10
- 本实用新型涉及一种共用振荡器频率输出电路及系统，主要通过复位信号处理模块输出的第一周期复位信号对对整个共用振荡器频率输出电路以及芯片进行复位，其中第一芯片输出第三频率信号作为后端的多个同步芯片的外部频率信号输入，使得芯片可以在外部频率信号源以及内部频率信号源之间连续切换，实现了多个芯片采用共用振荡器频率输出，解决了通过外部控制器发出不同编码信号时，解码电路的时钟信号与编码信号严格匹配才能达到芯片达到同步，此时需要同时输入控制信号和时钟信号，将会使得芯片内部电路变得复杂导致芯片成本增加的问题。
- 一种共用振荡器频率输出电路及系统-201810729602.9
- 曹进伟;陈孟邦;蔡荣怀;邹云根;张丹丹;雷先再 - 宗仁科技（平潭）有限公司
- 2018-07-05 - 2018-11-02 - H03L7/10
- 本发明涉及振荡器频率输出设计领域，主要通过复位信号处理模块输出的第一周期复位信号对对整个共用振荡器频率输出电路以及芯片进行复位，其中第一芯片输出第三频率信号作为后端的多个同步芯片的外部频率信号输入，使得芯片可以在外部频率信号源以及内部频率信号源之间连续切换，实现了多个芯片采用共用振荡器频率输出，解决了通过外部控制器发出不同编码信号时，解码电路的时钟信号与编码信号严格匹配才能达到芯片达到同步，此时需要同时输入控制信号和时钟信号，将会使得芯片内部电路变得复杂导致芯片成本增加的问题。
- 一种DRAM时钟同步系统-201610104422.2
- 刘成;郭晓锋;梁超 - 西安紫光国芯半导体有限公司
- 2016-02-26 - 2018-10-16 - H03L7/10
- 本发明公开一种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端通过DLL延迟链的输入端；DLL延迟链的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。本发明取消了现有技术中能够引起同步误差的反馈电路，将输入时钟和输出时钟dps直接进入DLL鉴相器，当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和输出时钟的上升沿对齐。本发明由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。
- 相位控制振荡器-201810208278.6
- 宫原健;长谷川和徳 - 日本电波工业株式会社
- 2018-03-14 - 2018-10-09 - H03L7/10
- 本发明提供一种相位控制振荡器，即便在工作停止时间长的情况下，也缩短从工作开始至达到锁定状态的时间。本发明的PLL电路具备：电压控制振荡器；相位比较器；第一存储部；环路滤波器，若PLL电路开始工作，则将基于第一存储部中存储的相位差信息的控制电压输出至电压控制振荡器；第二存储部，存储偏差信息，此偏差信息表示PLL电路开始工作的情况下环路滤波器输出控制电压时的相位差、与第一存储部中存储的相位差信息表示的相位差之偏差。环路滤波器对应于PLL电路开始工作而输出控制电压后，将基于由相位比较器输出的相位差信息和偏差信息的控制电压输出至电压控制振荡器。
- 一种可以产生同步信号的信号发生器及其方法-201110431518.7
- 丁新宇;王悦;王铁军;李维森 - 北京普源精电科技有限公司
- 2011-12-21 - 2016-11-30 - H03L7/10
- 本发明提供了一种可以产生同步信号的信号发生器及其方法，包括：FPGA模块、DAC模块以及模拟电路；所述FPGA模块包括：N位相位累加器、波形存储器、相码比较器、延时模块、通信接口模块；所述相码比较器模块，接收相码和相码阈值，用于比较该相码和相码阈值，以产生输出高低电平脉冲信号；所述延时模块，用于对所述高低电平脉冲信号进行延时处理，得到基本波同步信号。通过相码比较器模块对接收相码与相码阈值的比较，从而平衡调整相码的脉冲宽度，克服了前述所产生的同步信号的脉冲宽度存在较大抖动的问题。
- 一种自动平衡工艺偏差和温度影响的延迟线-201610147127.5
- 肖本;钟国华;罗四阳 - 深圳市芯卓微科技有限公司
- 2016-03-15 - 2016-08-17 - H03L7/10
- 本发明一种自动平衡工艺偏差和温度影响的延迟线，所述延迟线由多个延迟单元串联连接，每个所述延迟单元包括一个延迟电路和一个反向电路；晶体管P1、P2、P3、P4为尺寸相同的PMOS晶体管，晶体管N1、N2、N3、N4为尺寸相同的NMOS晶体管；所述晶体管P1、P3、N1、N3构成一个所述延迟电路；所述晶体管P2、P4、N2、N4构成一个所述反向电路。采用本发明方法设计的延迟线能够自动调整延迟单元的高低电平占空比，使得信号的高低电平占空比近似为1/2；采用本发明设计的延迟线能够有效提高输入信号的频率动态范围，能减小延迟锁定环的锁定时间；采用本发明设计的延迟线结构简单，采用标准的CMOS电子器件，能够有效节省芯片面积和成本。
- 一种DRAM时钟同步系统-201620143396.X
- 刘成;郭晓锋;梁超 - 西安紫光国芯半导体有限公司
- 2016-02-26 - 2016-07-27 - H03L7/10
- 本实用新型公开一种DRAM时钟同步系统，包括接收器、DLL延迟链、DLL鉴相器和DLL控制电路；输入时钟信号线连接接收器的输入端和DLL鉴相器的第一输入端，接收器的输出端通过DLL延迟链的输入端；DLL延迟链的输出端连接DLL鉴相器的第二输入端；DLL鉴相器的输出端通过DLL控制电路连接DLL延迟链。本实用新型取消了现有技术中能够引起同步误差的反馈电路，将输入时钟和输出时钟dps直接进入DLL鉴相器，当DLL锁定后，DLL鉴相器的两个输入时钟的上升沿对齐，即输入时钟和输出时钟的上升沿对齐。本实用新型由于没有反馈电路，所以也不存在延迟时间匹配的问题，只要DLL能够正确锁定，则满足系统时钟同步的要求。
- 一种基于多个播放器的播放电路及播放系统-201310142647.3
- 张正德 - 深圳雅图数字视频技术有限公司
- 2013-04-23 - 2013-08-28 - H03L7/10
- 本发明适用于电路领域，尤其涉及一种基于多个播放器的播放电路及播放系统。多个锁相环电路以同一市电电源提供的交流电的相位为基准，调整时钟发生器产生的时钟信号的相位以生成同步播放信号，从而，播放控制器以所述同步播放信号作为媒体播放的时钟信号，播放媒体，达到多个播放器同步播放的目的。
- 用于ISO14443 TypeA协议的凹槽信号恢复电路-201110240792.6
- 覃钧彦 - 上海华虹集成电路有限责任公司
- 2011-08-22 - 2013-03-06 - H03L7/10
- 本发明公开了一种用于ISO14443类型A协议的凹槽信号恢复电路，包括：一数据锁存器，用于使能锁存输入时钟信号CLK，该数据锁存器输出端Q输出的信号sysclk作为电路的时钟信号；第一D触发器，用于产生第一级凹槽信号的同步信号；第二D触发器，用于产生第二级凹槽信号的同步信号；第三D触发器，用于产生第三级凹槽信号的同步信号；数据同或门电路，用于同或第二D触发器和第三D触发器的输出；第四D触发器，用于采样得到所需要的凹槽信号；时钟分频器，用于对电路的时钟信号进行分频；类型A同步解码电路，使用同步的方式对所述凹槽信号进行解码。本发明能减少时钟信号毛刺和竞争冒险对电路的影响。
- 用于延迟锁定环的初始化电路-201110437843.4
- 托尼·马伊 - 睦塞德技术公司
- 2004-06-23 - 2012-06-13 - H03L7/10
- 延迟锁定环中的初始化电路保证在加电或其他复位之后，鉴相器以适当的顺序接收到时钟沿，以便进行正常操作，在延迟锁定环复位后，初始化电路保证在启动鉴相器来增加(或减小)延迟线中的延迟之前接收到至少一个参考时钟沿，在接收到至少一个反馈时钟沿之后，初始化电路启动鉴相器来减小(或增加)延迟线中的延迟。
- 开关电源的时钟外同步电路-201110404852.3
- 来新泉;刘雨鑫;叶强;毛翔宇;李演明 - 西安启芯微电子有限公司
- 2011-12-07 - 2012-04-25 - H03L7/10
- 本发明公开了一种开关电源的时钟外同步电路，主要解决现有技术电路结构复杂，外同步时间长和存在频率抖动的缺点。该电路包括二分频电路、频率上限检测电路、频率下限检测电路、外同步停止检测电路和频率选择电路；外同步时钟通过二分频电路连接到频率下限检测电路和频率上限检测电路，以检测外同步时钟频率是否在预置的数值区间；频率下限检测电路与同步停止检测电路连接，以判断出外同步时钟是否移除；输出频率下限检测电路和频率上限检测电路输出的控制信号连接到频率选择电路，以控制频率选择电路从内部时钟和外同步时钟中选择一个输出作为开关电源的工作时钟。本发明电路结构简单，能够快速、准确地同步外部时钟，可应用于各类开关电源中。
- ADPLL电路、半导体器件和便携信息设备-201010593793.4
- 远藤良;新保二郎;北村智满 - 瑞萨电子株式会社
- 2010-12-15 - 2011-06-22 - H03L7/10
- 本发明涉及ADPLL电路、半导体器件和便携信息设备。本发明在ADPLL环境或者与ADPLL环境接近的环境之下提供ABS精确度提高手段并且实现ABS处理时间缩短。在ABS电路中的数字频率比较器中预备用于存储在从DPFD输出的DPE信号中的初始相位差的DFF。紧接在开始ABS操作之后，向DFF中记录从DPFD输出的DPE信号作为表达DPFD的内部电路中的初始相位差的信号。此后，数字频率比较器通过使用通过从输入的DPE信号减去DFF中记录的初始相位误差而获得的信号来进行ABS，由此实现高速和稳定的ABS操作。
- 频率相位调整装置及其相关方法-200910208567.7
- 黄亮维;俞丁发;曾达钦;枋立玮 - 瑞昱半导体股份有限公司
- 2009-10-19 - 2011-05-04 - H03L7/10
- 揭示了一种频率相位调整装置及其相关方法。该频率相位调整装置包含第一、第二控制器及振荡电路。第一控制器依据目标频率与目前频率产生第一控制讯号。第二控制器依据第一控制讯号产生第二控制讯号，第二控制讯号相关于第一、第二频率差值与特定期间。振荡电路依据第一、第二频率差值与特定期间调整目前频率。目前频率在第一期间、特定期间及第二期间内，依序设定为第一、第二、第三频率。第一频率差值等于第一、第二频率的差值；第二频率差值等于第二、第三频率的差值。
- 锁相回路中的电压控制振荡器的动态偏置-200880112920.5
- 孙博;居坎瓦尔·辛格·萨霍塔;吴越 - 高通股份有限公司
- 2008-10-23 - 2010-09-15 - H03L7/10
- 本发明提供一种本机振荡器，其包括锁相回路。所述锁相回路包括电压控制振荡器(VCO)及新颖的VCO控制电路。所述VCO控制电路可为可编程的且可配置的。在一个实例中，将改变所述VCO的功率状态的指令接收到所述VCO控制电路上。所述指令是由其它电路响应于蜂窝式电话中所检测到的RF信道条件变化(例如，信噪比确定的变化)而发布的。作为响应，所述VCO控制电路输出控制信号，所述控制信号逐渐加宽所述PLL的回路带宽，接着逐渐改变VCO偏置电流以改变所述VCO功率状态，且接着将所述PLL的所述回路带宽缩窄回到其原始带宽。加宽所述PLL带宽、改变所述VCO功率状态及缩窄所述PLL带宽的整个过程在所述PLL保持锁定的同时发生。
- 具有启动电路的锁相环-200910205551.0
- 陈建宏;周楙轩;蔡宗宪;苑敏学 - 台湾积体电路制造股份有限公司
- 2009-10-26 - 2010-06-23 - H03L7/10
- 一种具有启动电路的锁相环，包括压控振荡器(VCO)，其包括具有输入电压的电压输入节点；以及启动电路。启动电路包括第一电流通路和第二电流通路。第一电流通路具有第一电流，并配置为第一电流随输入电压的降低而升高，随输入电压的升高而降低。第二电流通路具有第二电流，并配置为第二电流随输入电压的降低而降低，随输入电压的升高而升高。VCO进一步包括：第三电流通路，其将第一电流的第一比例和第二电流的第二比例组合为组合电流；和电流控制振荡器(CCO)，其包括接收组合电流的输入并输出AC信号。
- 分数-N锁相装置与方法-200910203026.5
- 林嘉亮 - 瑞昱半导体股份有限公司
- 2009-05-13 - 2010-03-10 - H03L7/10
- 本发明提供了一种分数-N锁相回路，包含有：时间至数字转换器，用以将参考时钟与反馈时钟的时间差值转换为时间差值信号；消除电路，用以接收时间差值信号，且依据时间差值信号与瞬间误差信号产生余值误差信号；数字回路滤波器，用以过滤余值误差信号，以产生句柄；数字控制振荡器，用以依据句柄的控制产生输出时钟；除法电路，用以接收分数值，以产生该瞬间误差信号；且依据该分数值的控制将输出时钟除以一除数值，以产生反馈时钟。
- 振荡频率控制电路-200880008533.7
- 木村弘树 - 日本电波工业株式会社
- 2008-10-10 - 2010-02-17 - H03L7/10
- 本发明提供一种高稳定的振荡频率控制电路，校正自己的频率，按照外部基准信号的检波中的温度特性，确定外部基准信号的输入电平的适当范围内，对于该适当范围的内外控制压控振荡器的控制电压。一种振荡频率控制电路，包括：压控振荡器(15)；分频器(16)；相位比较器(12)；环路滤波器(14)；检波电路(17)；温度传感器(22)；固定电压供给电路(23)；选择开关(13)，作为外部基准同步模式连接相位比较器(12)与环路滤波器(14)，作为固定电压模式连接固定电压供给电路(23)与环路滤波器(14)；以及CPU(20)，如果由检波电路(17)检测的外部基准信号电平的检波电压处于与由温度传感器(22)检测出的温度的温度特性相应的适当范围内则作为外部基准同步模式，如果处于适当范围外则作为固定电压模式来切换选择开关(13)。
- 锁相环电路、读写装置及电子装置-200910160974.5
- 藤原彻哉;植野洋介 - 索尼株式会社
- 2009-07-31 - 2010-02-03 - H03L7/10
- 本发明公开了锁相环电路、读写装置及电子装置。一种锁相环电路包括：相位检测单元，包括电阻器和电容器的串联电路的环路滤波单元，将对应于相位信息的差分和单端脉冲电流提供给电阻器和电容器的第一和第二脉冲电流输出单元，根据在电阻器和电容器处生成的电压改变振荡频率的振荡单元，以及获取实际操作中的振荡增益并基于实际操作中的振荡增益与目标振荡增益之差校正振荡单元的操作的校准单元。实际操作中的振荡增益表示振荡单元的振荡频率对输入信号的特性，并且是利用预定振荡控制信号基于在振荡控制信号下的实际振荡频率之差而获得的。
- 具有崩溃保护机制的锁相环-200910053140.4
- 沙伊德;孙海涛;李静蓉;岳崇杰 - 华亚微电子(上海)有限公司
- 2009-06-15 - 2009-11-11 - H03L7/10
- 一种具有崩溃保护机制的锁相环，包括鉴相器、电荷泵、环路滤波器、分频单元以及压控振荡器，还包括：输入单元，锁频检测单元以及保护单元；所述锁频检测单元检测锁相环是否锁定，并输出锁定状态信号至所述保护单元；所述保护单元接收反馈的所述分频信号、参考时钟以及所述锁定状态信号，根据所述分频信号是否存在产生相应的保护控制信号，以及当存在分频信号且所述锁相环未锁定时，将所述保护控制信号延时后反馈至所述输入单元；所述输入单元根据所述保护控制信号以及参考时钟，产生参考输入信号并输出至所述鉴相器。本发明中一旦出现了反馈信号，保护单元进行延时后使锁相环恢复正常工作，提高了电路的稳定性，且节省了测试时间，提高了效率。
- 专利分类
