[实用新型]分数频率综合器频率校准电路及频率综合器有效
| 申请号： | 201822114635.0 | 申请日： | 2018-12-17 |
| 公开（公告）号： | CN209030189U | 公开（公告）日： | 2019-06-25 |
| 发明（设计）人： | 蔡青松;樊晓华;王超;杨浩涵;杨中 | 申请（专利权）人： | 上海沿芯微电子科技有限公司 |
| 主分类号： | H03L7/197 | 分类号： | H03L7/197;H03L7/099;H03L7/085 |
| 代理公司： | 苏州创元专利商标事务所有限公司 32103 | 代理人： | 孙仿卫;吴芳 |
| 地址： | 200125 上海市浦东新区*** | 国省代码： | 上海;31 |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 本实用新型公开了一种分数频率综合器频率校准电路及频率综合器，校准电路包括：计数器、频率偏移量/误差计算选择开关、计算器、从动选择开关、比较器、符号位判决器、频率子带搜寻器、子带控制字更新模块、开关电容阵列控制位调节器和开关电容阵列；计数器的输出端和所述频率偏移量/误差计算选择开关均与计算器的输入端连接，计算器的输出端通过从动选择开关与比较器或子带控制字更新模块连接，计算器的输出端还通过符号位判决器与频率子带搜寻器连接，开关电容阵列控制位调节器的输入端与子带控制字更新模块连接，输出端与开关电容阵列连接。本实用新型的频率校准电路响应速度快、精度高、适用于宽带多位宽分数频率综合器的频率校正。 | ||
| 搜索关键词： | 开关电容阵列 计算器 输出端 频率校准电路 分数频率 更新模块 控制字 综合器 子带 计数器 本实用新型 频率偏移量 频率综合器 调节器 从动选择 频率子带 误差计算 比较器 符号位 控制位 判决器 搜寻器 输入端连接 频率校正 校准电路 输入端 多位 宽带 响应 | ||
【主权项】：
1.一种分数频率综合器频率校准电路，其特征在于，包括计数器(11)、频率偏移量/误差计算选择开关(12)、计算器(13)、从动选择开关(14)、比较器(15)、符号位判决器(16)、频率子带搜寻器(17)、子带控制字更新模块(18)、开关电容阵列控制位调节器(19)和开关电容阵列(110)；所述计数器(11)的输出端和所述频率偏移量/误差计算选择开关(12)均与计算器(13)的输入端连接，所述计算器(13)的输出端通过从动选择开关(14)与比较器(15)或子带控制字更新模块(18)连接，所述计算器(13)的输出端还通过符号位判决器(16)与频率子带搜寻器(17)连接，所述开关电容阵列控制位调节器(19)的输入端与子带控制字更新模块(18)连接，输出端与开关电容阵列(110)连接。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于上海沿芯微电子科技有限公司，未经上海沿芯微电子科技有限公司许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/201822114635.0/，转载请声明来源钻瓜专利网。
- 同类专利
- 数字调制器、频率合成器和提高调制器速度的方法-201910630657.9
- 安发志;周文婷 - 加特兰微电子科技（上海）有限公司
- 2019-07-12 - 2019-09-20 - H03L7/197
- 本发明公开了一种数字调制器、频率合成器和提高调制器速度的方法，将延迟寄存器设置在差分链路与误差消除单元之间的链路中、输入节点与加法器之间的链路中和/或相邻的累加单元之间的链路中，用于将接收到的数据进行延迟，以提高数字调制的运行速度。本实施例提供的技术方案在最长分析路径中插入至少一个延迟寄存器，将最长分析路径划分为至少两条第一子分析路径，通过引入延迟的机制，提高调制器的运行速度，实现了在参考时钟频率过高的情况下，满足建立时间和保持时间的要求，进而提高小数频率频率合成器的稳定性。
- 分数频率综合器频率校准电路及频率综合器-201822114635.0
- 蔡青松;樊晓华;王超;杨浩涵;杨中 - 上海沿芯微电子科技有限公司
- 2018-12-17 - 2019-06-25 - H03L7/197
- 本实用新型公开了一种分数频率综合器频率校准电路及频率综合器，校准电路包括：计数器、频率偏移量/误差计算选择开关、计算器、从动选择开关、比较器、符号位判决器、频率子带搜寻器、子带控制字更新模块、开关电容阵列控制位调节器和开关电容阵列；计数器的输出端和所述频率偏移量/误差计算选择开关均与计算器的输入端连接，计算器的输出端通过从动选择开关与比较器或子带控制字更新模块连接，计算器的输出端还通过符号位判决器与频率子带搜寻器连接，开关电容阵列控制位调节器的输入端与子带控制字更新模块连接，输出端与开关电容阵列连接。本实用新型的频率校准电路响应速度快、精度高、适用于宽带多位宽分数频率综合器的频率校正。
- 产生低抖动的快速锁定锁相环和训练锁相环的方法-201811113166.9
- 阿布舍克·库马拉 - 株式会社巨晶片
- 2018-09-25 - 2019-06-21 - H03L7/197
- 本发明提供一种高性能锁相环和训练锁相环的方法，该锁相环包括：相位频率检测器；电荷泵；环路滤波器；第一振荡器，其包括反相器，且第一振荡器被配置为生成第一电流；第二振荡器，其包括所述第一振荡器的反相器的缩放版本；数字‑模拟转换器，其被配置为通过将所述第一电流与频率码相乘而生成第二电流；以及电压‑电流转换器，其被配置为通过将所述环路滤波器的电压输出转换为电流而生成第三电流，其中，输入到所述第二振荡器的输入电流是所述第二电流与所述第三电流之和。
- 一种宽带低杂散小数分频锁相环-201811583008.X
- 胡天涛 - 贵州航天计量测试技术研究所
- 2018-12-24 - 2019-05-21 - H03L7/197
- 本发明提出一种宽带低杂散小数分频锁相环,其特征在于，其包括参考晶振(1)，可变分频器(2)，第一射频开关(3)、第一滤波器(4)、第二滤波器(5)、第二射频开关(6)、放大器(7)、小数分频锁相环芯片(8)、环路滤波器(9)。将参考信号通过可变分频器(2)后再选择滤波器进行滤波便可改变小数分频锁相环的参考信号频率，且与原参考信号频率不成整数倍关系，从而达到小数分频锁相环的宽带低杂散输出。该宽带低杂散小数分频锁相环电路方案简单易行，有较强的实用性。
- 一种全数字小数分频锁相环结构-201610482554.9
- 刘军华;郭航燕;杨帆;廖怀林 - 北京大学
- 2016-06-27 - 2019-05-07 - H03L7/197
- 本发明提供一种全数字小数分频锁相环结构，包括：时数转换器TDC、数字滤波器DLF、数控振荡器DCO、数控相位插值器DPI、∑Δ调制器SDM、整数分频器DIV和前馈校正模块。通过使用数控相位插值器DPI完成数字控制信号到相位信息的转换，并且采用前馈校正手段消除由DPI引入的非线性。这种结构不仅降低电路设计的复杂度，同时解决现有结构中功耗高，设计复杂，噪声差等问题。适用于高性能、低功耗无线通讯领域。
- 小数分频器中获得需要频率精度的方法-201811599912.X
- 黄建林;陈春雷;胡源 - 昆山普尚电子科技有限公司
- 2018-12-26 - 2019-05-03 - H03L7/197
- 本发明公开了一种小数分频器中获得需要频率精度的方法。本发明一种小数分频器中获得需要频率精度的方法，包括：小数分频器VCO的输出表示如下公式：
其中，N:小数分频器整数部分；Fnum：小数分频器分子部分；Fden：小数分频器分母部分；Fpd:鉴相频率；要达到所需频率精度，只要使
本发明的有益效果：提供一种简单方法可以根据系统要求的频率步进精度，结合鉴相频率确定小数分频分母设置值来满足系统要求。
- 小数分频器中通过规避频点来减小整数边界杂散的方法-201811600598.2
- 黄建林;陈春雷;胡源 - 昆山普尚电子科技有限公司
- 2018-12-26 - 2019-05-03 - H03L7/197
- 本发明公开了一种小数分频器中通过规避频点来减小整数边界杂散的方法。本发明小数分频器中通过规避频点来减小整数边界杂散的方法，包括：小数分频器PLL的输出表示如下公式：
其中N:小数分频器整数部分；Fnum：小数分频器分子部分；Fden：小数分频器分母部分；fpd:鉴相频率。本发明的有益效果：适用于二次变频系统中，通过同时改变本振1和本振2频率使之偏移量处于PLL的环路带宽外，来达到减小杂散，提高系统性能的方法。
- 一种宽带高速跳频频率合成器及其工作方法-201511025586.8
- 李关策;周黎阳;赵玉振;鱼勇;王斌;蔡朝锋 - 陕西烽火电子股份有限公司
- 2015-12-31 - 2019-03-29 - H03L7/197
- 本发明属于无线电通信设备领域，公开了一种宽带高速跳频频率合成器及工作方法，第一振荡器的输出端与锁相环电路的参考频率输入端、第一DDS和第二DDS的输入端连接；锁相环电路的输出端与有源环路滤波器的输入端连接，有源环路滤波器的输出端与压控振荡器的输入端连接，压控振荡器的输出端与IQ调制器的本振频率输入端连接；第一DDS的输出端与第一滤波器的输入端连接，第一滤波器的输出端与IQ调制器的I路信号输入端连接；第二DDS的输出端与第二滤波器的输入端连接，第二滤波器的输出端与IQ调制器的Q路信号输入端连接；IQ调制器的输出端与锁相环电路的射频输入端连接。
- 数字分频锁相环-201610260615.7
- 高鹏 - 华为技术有限公司
- 2016-04-25 - 2019-02-26 - H03L7/197
- 本申请提供了一种数字分频锁相环，包括：时间数字转换器、数字环路滤波器、数字控振荡器、反馈分频器、Sigma‑Delta调制器和校正装置。其中，校正装置基于频率控制字和Sigma‑Delta调制器生成的分频控制字补偿时间数字转换器输出的数字信号以得到校正信号。数字环路滤波器对校正信号进行数字滤波以得到振荡器频率控制信号，作为数字控振荡器的输出信号。因为使用校正装置基于频率控制字和分频控制字对时间数字转换器输出的数字信号进行补偿，而无需对时间数字转换器改进，所以，能以较小的实施代价实现数字分频锁相环的非线性校正。
- 分数频率综合器频率校准方法、校准电路与频率综合器-201811541445.5
- 蔡青松;樊晓华;王超;杨浩涵;杨中 - 上海沿芯微电子科技有限公司
- 2018-12-17 - 2019-02-15 - H03L7/197
- 本发明公开了一种分数频率综合器频率校准方法、校准电路与频率综合器，校准方法包括：初始化操作：设置临界值；分别获取相对频率比较过程和频率误差检测过程对应的参考时钟信号的周期个数；设置待校准的目标频率；判断当前频率与目标频率的偏移量幅值是否达到临界值，若是，则根据偏移量搜寻下一次比较的频率子带，并对计数器和比较器进行复位；若否，则计算当前频率子带与目标频率的偏移误差量，更新当前最优频率误差的子带控制字，并根据偏移误差量搜寻下一次比较的频率子带；循环执行下一次比较，直至搜寻完所有位宽，输出当前最优频率误差的子带控制字，完成频率校准。本发明的频率校准方法速度快、精度高、适用于宽带多位宽分数频率综合器。
- 一种基于相位延时补偿的高分辨率低功耗展频控制电路-201810797370.0
- 唐枋 - 重庆湃芯入微科技有限公司
- 2018-07-19 - 2018-12-07 - H03L7/197
- 本发明公开了一种基于相位延时补偿的高分辨率低功耗展频控制电路；该展频电路由小数分频电路和三角波发生器构成，三角波发生器产生固定频率的信号，叠加在分频器小数部分，使得整个小数分频数受到三角波调制，进而得到展频输出。小数分频器则采用相位延时补偿技术，同时调制器中累加器余数和反馈信号与锁相环参考信号之间相位差存在着正比关系，将累加器中的余数取出，译码之后控制反馈信号的相位(可编程延时器)，小数分频瞬时相位误差，实现了真正意义上的小数分频。
- 一种基于FPGA 50%占空比小数分频的实现方法-201610522709.7
- 王兴宏;张艳飞;胡凯;闫华 - 中国电子科技集团公司第五十八研究所
- 2016-07-01 - 2018-10-30 - H03L7/197
- 本发明涉及一种基于FPGA 50％占空比小数分频的实现方法，包括：采用FPGA内部的四相位时钟组成两组两两互补时钟；采用源触发时钟与互补时钟快速定位目标分频时钟系数的2分频时钟的起始周期、半周期、四分之一周期，四分之三周期位置；将上述各个周期位置通过窄脉冲来标记，快速定位到占空比为50％的半整数分频的关键翻转点，采用差分结构完成输出目标分频时钟。本发明基于FPGA内部的四相位时钟实现小数分频，无需通过计数实现，因此在分频过程中，不存在计数器计数所浪费的时间和所需要的设计空间，能够快速定位到小数分频的周期和占空比50％的时钟位置，在分频锁定后能够稳定输出。
- 装置、用于获得校准数据和生成本地振荡器信号的方法-201510183924.4
- T·马耶;S·特蒂内克;P·普雷勒 - 英特尔IP公司
- 2015-02-27 - 2018-10-12 - H03L7/197
- 电路、集成电路、发射器、接收器、收发器、用于获得校准数据的方法和用于生成本地振荡器信号的方法。根据示例的电路包括数字‑时间转换器和信号处理电路，该信号处理电路耦合到数字‑时间转换器并被配置成生成从提供给信号处理电路的信号导出的经过处理的信号，该经过处理的信号包括相对于提供给信号处理电路的信号的预定的相位关系，其中该电路被配置成接收参考信号并基于所接收的参考信号生成输出信号。测量电路被配置为测量输出信号和参考信号之间的延迟，其中数字‑时间转换器的输出被耦合到存储器，该存储器被配置为基于测量的延迟存储数字‑时间转换器的校准数据。
- 基于脉冲吞咽多模分频器的低功耗全数字的快速自动频率校准电路-201721473107.3
- 李浩明;李国儒;刘家瑞;王腾佳;周苏萍;王晓锋;沈玉鹏;陈旭斌 - 杭州城芯科技有限公司
- 2017-11-07 - 2018-06-05 - H03L7/197
- 本实用新型公开了基于脉冲吞咽多模分频器的低功耗全数字的快速自动频率校准电路，包括数字电路和脉冲吞咽多模分频器；所述脉冲吞咽多模分频器包括脉冲计数器、吞咽计数器和预分频器，预分频器与脉冲计数器、吞咽计数器连接，并将分频信号传输给脉冲计数器、吞咽计数器，所述吞咽计数器将信号处理后回传给预分频器，所述脉冲计数器与数字电路连接，并传输瞬时计数信号给数字电路；参考时钟信号与数字电路连接，并作为数字电路的主时钟；本实用新型提出一种全新的通过数字方法实现的快速校正的基于脉冲吞咽多模分频器的低功耗全数字的快速自动频率校准电路，既可以规避模拟校准方法功耗高、面积大的弊端，同时和传统数字方法相比，大幅度提高了频率校准的速度。
- 一种低相位噪声短波跳频频率合成器-201721901079.0
- 李关策;周黎阳 - 陕西烽火电子股份有限公司
- 2017-12-29 - 2018-06-01 - H03L7/197
- 本实用新型公开了一种低相位噪声短波跳频频率合成器，其中参考分频器用于获取参考分频器输出频率fr；低噪声压控振荡器通电后产生振荡频率ft，所述程序分频器用于得到分频后得到程序分频器输出频率fv，鉴相器将参考分频器输出频率fr和程序分频器输出频率fv在鉴相器中进行相位比较，并得到相位差；环路滤波器对所述直流控制电压进行环路滤波，得到环路滤波后的控制电压后控制低噪声压控振荡器输出频率信号fvco，输出分频器对频率信号fvco进行2n分频处理，得到2n分频处理后的本振频率信号，低噪声放大器对所述2n分频处理后的本振频率信号进行低噪声放大处理，将低噪声放大处理后的结果作为本振输出频率。
- 一种低相位噪声短波跳频频率合成器-201711487315.3
- 李关策;周黎阳 - 陕西烽火电子股份有限公司
- 2017-12-29 - 2018-04-27 - H03L7/197
- 本发明公开了一种低相位噪声短波跳频频率合成器，其中参考分频器用于获取参考分频器输出频率fr；低噪声压控振荡器通电后产生振荡频率ft，所述程序分频器用于得到分频后得到程序分频器输出频率fv，鉴相器将参考分频器输出频率fr和程序分频器输出频率fv在鉴相器中进行相位比较，并得到相位差；环路滤波器对所述直流控制电压进行环路滤波，得到环路滤波后的控制电压后控制低噪声压控振荡器输出频率信号fvco，输出分频器对频率信号fvco进行2n分频处理，得到2n分频处理后的本振频率信号，低噪声放大器对所述2n分频处理后的本振频率信号进行低噪声放大处理，将低噪声放大处理后的结果作为本振输出频率。
- 频率合成器-201710660815.6
- 周楙轩;张志强;杨忠杰 - 台湾积体电路制造股份有限公司
- 2017-08-04 - 2018-04-03 - H03L7/197
- 本发明实施例涉及一种频率合成器。具体而言，本发明实施例的频率合成器包括参考振荡器，其经配置以产生具有参考频率的第一时钟信号；及除法器控制器，其经配置以接收所述第一时钟信号、第二时钟信号及乘数值。所述除法器控制器经配置以获得所述第一时钟信号的频率对所述第二时钟信号的频率的比率且将所述所得比率除以所述乘数值以获得控制器输出值。除法器经配置以接收所述第一时钟信号及控制器输出值且输出具有等于所述第一时钟信号的所述频率除以所述控制器输出值的频率的输出时钟信号。
- 一种小数分频降低频率抖动电路及方法-201710433104.5
- 彭永林 - 芯海科技(深圳）股份有限公司
- 2017-06-09 - 2017-10-13 - H03L7/197
- 本发明公开了一种小数分频降低频率抖动电路及方法，该电路包括有PFD、CP、LPF、VCO、三阶Σ‑Δ、可编程分频器、DIV，PFD、CP、LPF、VCO依次连接，可编程分频器接于VCO和PFD之间，三阶Σ‑Δ接于可编程分频器，VCO和可编程分频器均接于DIV；Fvco的输出频率经过三阶Σ‑Δ、可编程分频器分频后，输入到PFD，与PFD输入的参考时钟进行比较，PFD的两个输入时钟的频率和相位的任何不同，都会通过CP转换为对应的电压信号，再经过LPF滤掉高频噪声后，输入VCO调节Fvco的输出频率和相位，直到PFD的两个输入时钟的频率和相位接近相同为止，这时Fvco能够输出期望的频率和相位。
- 一种小数分频频率综合器及小数分频方法-201611143304.9
- 李路;朱进宇;邹光南 - 航天恒星科技有限公司
- 2016-12-13 - 2017-06-13 - H03L7/197
- 本发明提供一种小数分频频率综合器及小数分频方法，其中，所述小数分频频率综合器包括依次连接并构成锁相环的压控振荡器、预分频电路、多模分频器、时钟加抖电路、鉴频鉴相器、电荷泵以及环路滤波器。所述预分频电路输出的两路信号中，一路信号输入所述多模分频器中，另一路信号作为采样触发信号输入所述时钟加抖电路中；所述时钟加抖电路的输出信号与预设参考时钟信号共同输入所述鉴频鉴相器中；所述鉴频鉴相器的输出信号控制所述电荷泵向所述环路滤波器注入或者收取电流。本发明提供的小数分频频率综合器及小数分频方法，能够抑制链路中的小数杂散，从而提高输出频谱的质量。
- 锁相环中的杂散抑制-201180070285.0
- 安德鲁·甲库伯 - 华为技术有限公司
- 2011-06-01 - 2017-04-26 - H03L7/197
- 一种用于减小锁相环中的杂散影响的装置和方法，所述锁相环具有一个Σ‑Δ调制器和多个数字电路。所述装置包含时钟抖动电路，所述时钟抖动电路耦合到所述Σ‑Δ调制器和所述数字电路这些器件中的每一者。每个时钟抖动电路经配置以使相应第一和第二时钟输入信号的侧翼抖动，并针对所述Σ‑Δ调制器和所述数字电路这些器件中每一者生成一个经抖动的时钟输出信号。每个经抖动的时钟输出信号的频率与所述相应第一和第二时钟输入信号的频率一致，并且每个经抖动的时钟输出信号与所述相应第一和第二时钟输入信号之间存在相移并且所述相移不断地改变。
- 一种宽带高速跳频频率合成器-201521138977.6
- 李关策;周黎阳;赵玉振;鱼勇;王斌;蔡朝锋 - 陕西烽火电子股份有限公司
- 2015-12-31 - 2016-06-15 - H03L7/197
- 本实用新型属于无线电通信设备领域，公开了一种宽带高速跳频频率合成器，第一振荡器的输出端与锁相环电路的参考频率输入端、第一DDS和第二DDS的输入端连接；锁相环电路的输出端与有源环路滤波器的输入端连接，有源环路滤波器的输出端与压控振荡器的输入端连接，压控振荡器的输出端与IQ调制器的本振频率输入端连接；第一DDS的输出端与第一滤波器的输入端连接，第一滤波器的输出端与IQ调制器的I路信号输入端连接；第二DDS的输出端与第二滤波器的输入端连接，第二滤波器的输出端与IQ调制器的Q路信号输入端连接；IQ调制器的输出端与锁相环电路的射频输入端连接。
- 扩频时钟产生装置和生成扩频时钟信号的方法-201510970784.5
- 徐杰阳;张兵照;刘永旺 - 华为技术有限公司
- 2015-12-22 - 2016-06-01 - H03L7/197
- 本发明提供了一种扩频时钟产生装置，包括：监控模块，用于监控先进先出FIFO存储器的深度，并且将该FIFO存储器的深度反馈给扩频时钟产生器SSCG；该FIFO存储器，用于缓存数据；该SSCG，用于接收第一时钟信号和该监控模块反馈的该FIFO存储器的深度，根据该FIFO存储器的深度对该SSCG的分频数进行调整得到调整后的分频数，并且根据该调后的分频数对第一时钟信号进行扩频生成扩频时钟信号。通过实时监控FIFO存储器的深度，根据FIFO存储器的深度不断调整扩频时钟生成器SSCG的分频数，再根据调整后的分频数生成扩频时钟信号，使得在不同的时间段扩频时钟信号的中心频率交替出现偏高或偏低的情况，进而在整个时间段扩频时钟信号的中心频率保持稳定。
- 减少分数N锁相环中瞬时响应的系统和方法-201410126359.3
- 阿尔曼多·J·冈萨雷斯;约瑟夫·A·查拉斯卡;瓦季姆·杜博夫;威廉·J·马丁 - 摩托罗拉解决方案公司
- 2006-05-12 - 2014-09-03 - H03L7/197
- 本发明公开了一种用来减少锁相环（PLL）（100）中瞬时响应的系统和方法。该系统包括适配模式电荷泵（204）、普通模式电荷泵（206）和使用受控微电流（208）、（210）应用于那些电荷泵上以使PLL（100）的瞬时响应最小化。
- 展频锁相环控制电路-201220743641.2
- 郑佳鹏;常仲元;覃正才;肖侃;吕回;李冠林;李长虹;张亮 - 上海贝岭股份有限公司
- 2012-12-31 - 2013-06-19 - H03L7/197
- 本实用新型公开了一种展频锁相环控制电路，包括三角波发生器、调制器和计算单元，其中，该反馈频率信号作为时钟信号接入该三角波发生器以及该调制器；该计算单元接入一个额外固定频率信号以及该反馈频率信号，并和该三角波发生器相连接。本实用新型的展频锁相环控制电路可避免现有的展频锁相环电路中因存在两个时钟域而导致数据传输错误等问题。
- 展频锁相环控制电路-201210588102.0
- 郑佳鹏;常仲元;覃正才;肖侃;吕回;李冠林;李长虹;张亮 - 上海贝岭股份有限公司
- 2012-12-31 - 2013-05-01 - H03L7/197
- 本发明公开了一种展频锁相环控制电路，包括三角波发生器、调制器和计算单元，其中，该反馈频率信号作为时钟信号接入该三角波发生器以及该调制器；该计算单元接入一个额外固定频率信号以及该反馈频率信号，并和该三角波发生器相连接，其中，该计算单元根据该额外固定频率信号的震荡频率计算该反馈频率信号的震荡频率，并进一步确定待输送给该三角波发生器的除数值和步长值。本发明的展频锁相环控制电路可避免现有的展频锁相环电路中因存在两个时钟域而导致数据传输错误等问题。
- 具有用于消除量化噪声的二进制加权数/模微分器的Δ-Σ小数N频率合成器-201180033310.8
- 恒瑜·江;徐志伟;吴逸诚;茂聪·弗兰克·张 - 密克罗奇普技术公司
- 2011-07-06 - 2013-05-01 - H03L7/197
- 一种锁相环路包含量化电路，所述量化电路从Δ-∑调制器的误差产生异相噪声消除信号且将所述噪声消除信号施加到电荷泵。所述量化电路包含数/模微分器。举例来说，所述数/模微分器可为一位一阶数/模微分器、一位二阶数/模微分器或全M位二进制加权数/模微分器。
- 包含一和差调制器的锁相回路-201110217988.3
- G.里普马;E.瓦格纳 - 因芬尼昂技术股份公司
- 2003-11-25 - 2012-01-25 - H03L7/197
- 本发明包含一和差调制器的锁相回路。在该PLL之反馈路径中的一多模数除法器（9）系借助该ΣΔ调制器（11）而致动，而该ΣΔ调制器则是具有可以借助在拉普拉斯平面中（Laplaceplane）之一复数转移函数H（s）而描述的设计，其中，该转移函数系具有一复数共轭极点对。所建议的原则系允许在临界频率范围中之噪声的显著减少，也因此允许基于无线电规格而对传输屏蔽的遵守，甚至是在该PLL带宽与该调制带宽一样大的时候，也一样。
- 利用Σ-Δ调制器控制的分频器进行的频率变换-200980144580.9
- W·帕尔莫;K·詹蒂勒 - 美国亚德诺半导体公司
- 2009-11-12 - 2011-10-05 - H03L7/197
- 一种基于锁相环(PLL)的频率变换器提供了用参考路径内的∑-Δ调制器(SDM)增强的分频器。PLL被设置为全数字PLL并且包括bang-bang相位频率检测器、数字环路滤波器和数字控制的振荡器。频率变换器位于用于分频的参考时钟路径内或者位于用于倍频的PLL反馈回路路径内。SDM生成被设定为具有已知随机性质的可预测噪声特性，能够被用于平滑bang-bang相位频率检测器内的任何不连续。SDM的可预测噪声可以生成消除任何硬性不连续的抖动延迟。这样就允许设计出基于bang-bang相位频率检测器的数字PLL。
- 分数N锁相环路中的Δ-Σ调制器时钟抖动-200980106190.2
- 徐阳;张刚;普拉萨德·S·古德曼 - 高通股份有限公司
- 2009-02-26 - 2011-01-19 - H03L7/197
- 彼供应至分数N锁相环路中的Δ-∑调制器的时钟信号经抖动。在一个实例中，所述PLL包括新颖的可编程时钟抖动电路。所述可编程时钟抖动电路可经由串行总线来控制从而以若干种方式中的选定方式来抖动所述时钟信号的相位。如果以第一方式(伪随机相位抖动)来抖动所述时钟信号，那么由所述Δ-∑调制器产生的数字噪声的功率散布于一频带上，借此降低所述噪声干扰其它电路的程度。如果以第二方式(旋转相位抖动)来抖动所述时钟信号，那么频移数字噪声的功率，使得所述噪声干扰其它电路的程度降低。可以其它方式来控制所述可编程时钟抖动电路。举例而言，可以可编程方式停用抖动。
- UHF频段的高分辨率、低杂散频率合成器-200910079925.9
- 梁富林;龙平 - 北京北广科技股份有限公司
- 2009-03-13 - 2010-09-15 - H03L7/197
- 本发明涉及一种频率合成器，特别是一种UHF频段的高分辨率、低杂散频率合成器，包括由鉴相器、低通滤波器和压控振荡器所构成的锁相环、DDS频率合成器，设有一正交混频器，所述DDS频率合成器是双频率输出DDS频率合成器；鉴相器接收参考信号及信号分割，低通滤波器接鉴相器提供压控信号，压控振荡器接低通滤波器提供输出信号，混频器耦接于压控振荡器和DDS频率合成器和鉴相器之间，DDS频率合成器接于参考信号和混频器之间。本发明的频率合成器大大提高的频率分辨率(0.0024赫兹)，抑制了杂散，并减少了稳定时间，尤其是能在任意频段获得同样高分辨率的频率信号。
- 专利分类
