[发明专利]三维闪存存储器、控制电路、形成栅极叠层的方法在审

申请号：	202010877035.9	申请日：	2020-08-27
公开（公告）号：	CN112466891A	公开（公告）日：	2021-03-09
发明（设计）人：	吕函庭	申请（专利权）人：	旺宏电子股份有限公司
主分类号：	H01L27/11585	分类号：	H01L27/11585;H01L27/1159;H01L27/11597;G11C16/24;G11C16/14
代理公司：	中科专利商标代理有限责任公司 11021	代理人：	任岩
地址：	中国台湾新竹***	国省代码：	台湾;71
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摘要：	一种三维闪存存储器、控制电路、形成栅极叠层的方法，三维闪存存储器包括一栅极叠层结构，具有彼此电性绝缘的多个栅极层；一圆柱形通道柱，垂直地延伸穿过栅极叠层结构的每个栅极层，圆柱形通道柱的横截面为一圆柱体；一第一导电柱，垂直地延伸穿过栅极叠层结构，第一导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱；一第二导电柱，垂直地延伸穿过栅极叠层结构，第二导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱，第一导电柱和第二导电柱彼此分离。三维闪存存储器还包括一铁电层，设置于栅极叠层结构的此多个栅极层和圆柱形通道柱之间。
搜索关键词：	三维闪存存储器控制电路形成栅极方法
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三维储存元件及其制造方法-201711114898.5
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摘要：本实用新型实施例提供一种集成电路，包括背栅极结构、第一缓冲层、存储层、第二缓冲层、导电沟道和源极/漏极区。所述背栅极结构在衬底上。所述第一缓冲层在所述背栅极结构上方，所述第一缓冲层提供第一反铁磁功能。所述存储层在所述第一缓冲层上方。所述第二缓冲层在所述存储层上方，所述第二缓冲层提供第二反铁磁功能。所述导电沟道在所述第二缓冲层上。源极/漏极区，在所述导电沟道上。

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半导体结构及其形成方法-202210135933.6
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申请日： 2022-02-15 - 公布日： 2022-08-30 - 主分类号： H01L27/11585
摘要：本发明实施例涉及半导体结构及其形成方法。一种半导体结构包含衬底上方的栅极堆叠及放置于所述栅极堆叠与所述衬底之间的阻挡层。所述栅极堆叠包含上电极、下电极、放置于所述上电极与所述下电极之间的铁电层及放置于所述铁电层与所述下电极之间的第一晶种层。所述阻挡层包含掺杂氧化铪。

半导体装置的制造方法-202210072341.4
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申请日： 2022-01-21 - 公布日： 2022-07-29 - 主分类号： H01L27/11585
摘要：一种半导体装置(例如三维存储器阵列装置)及其制造方法在此作叙述。此制造方法包含在多层堆叠中蚀刻第一沟槽以及第二沟槽，多层堆叠包含交替的介电层以及牺牲层。制造方法进一步包含通过以导电材料取代牺牲层以形成字元线。形成字元线后，在第一沟槽中形成第一晶体管，第一晶体管包含第一通道隔离结构。在第二沟槽中形成通道切割插塞，通道切割插塞的中线对准第一通道隔离结构的中线。制造方法进一步包含在第二沟槽中形成相邻于通道切割插塞的第二晶体管，且字元线电性耦接至第一晶体管以及第二晶体管。

集成电路芯片-202210072381.9
发明人：黄彦杰;陈海清;林佑明;林仲德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-21 - 公布日： 2022-07-29 - 主分类号： H01L27/11585
摘要：本公开涉及一种集成电路(IC)芯片，其包括具有用于临界电压微调的载子阻障层的存储器单元。举例来说，存储器单元可以包括栅极电极、铁电结构和半导体结构。半导体结构与栅极电极和铁电结构垂直堆叠，并且铁电结构在栅极电极和半导体结构之间。一对源极/漏极电极横向分开，并且个别在栅极电极的相对两侧，并且载子阻障层将源极/漏极电极与半导体结构分开。

半导体结构及其形成方法-202210138577.3
发明人：江昱维;赖昇志;杨丰诚;林仲德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-02-15 - 公布日： 2022-07-29 - 主分类号： H01L27/11585
摘要：本发明提供了半导体结构。该半导体结构包括衬底和设置在衬底上方的堆叠结构。该堆叠结构包括多个交替堆叠的绝缘层与栅极构件。芯结构设置在堆叠结构中。该芯结构包括存储器层、沟道构件、接触构件和衬垫构件。该沟道构件设置在存储器层上。该接触构件设置在沟道构件上。该衬垫构件包围芯结构的一部分。本发明还提供了用于制造半导体结构的方法。

半导体晶粒及其制造方法-202210249518.3
发明人：林孟汉;黄家恩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-03-14 - 公布日： 2022-07-26 - 主分类号： H01L27/11585
摘要：一种半导体晶粒及其制造方法，半导体晶粒包含：元件部分，包含在第一方向上延伸的半导体元件阵列；及至少一接口部分，在第一方向上定位于相邻于元件部分的轴向末端。至少一接口部分在垂直方向上具有梯状轮廓。接口部分包含：包含交替堆叠于彼此顶部上的多个栅极层与多个绝缘层的一堆叠，及插入于多个栅极层与多个绝缘层中的各者之间的记忆体层。

集成芯片-202210020745.9
发明人：黄彦杰;陈海清;林仲德 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-10 - 公布日： 2022-07-15 - 主分类号： H01L27/11585
摘要：在一些实施例中，本公开是关于一种集成芯片，包括设置在一基底的上方的一栅极电极。一栅极介电层设置于栅极电极的上方，且一主动结构设置在栅极介电层的上方。一源极接触件和一漏极接触件设置在主动结构的上方。主动结构包括由多个鸡尾酒层与多个第一主动层交替设置所形成的一堆叠。鸡尾酒层包括第一材料和第二材料的混合物。第一主动层包括不同于第一材料和第二材料的一第三材料。主动结构的一最底层是鸡尾酒层的其中一层。

铁电场效应管存储器及其制造方法、操作方法及读写电路-202011400268.6
发明人：李少平;陈南翔 -专利权人：华润微电子控股有限公司
申请日： 2020-12-03 - 公布日： 2022-06-07 - 主分类号： H01L27/11585
摘要：本发明涉及一种铁电场效应管存储器及其制造方法、操作方法及读写电路，所述存储器包括：衬底；第一绝缘层，设于衬底上；鳍体，设于第一绝缘层上；第一栅，设于第一侧，包括第一栅极和设于第一栅极和鳍体之间的第一介质层；第二栅，设于第二侧，包括第二栅极、铁电层及第二介质层，铁电层和第二介质层设于第二栅极和鳍体之间，铁电层设于第二栅极和第二介质层之间；源极，设于第一端并与鳍体连接；漏极，设于第二端并与鳍体连接。本发明利用在双栅极上给铁电层施加极化翻转电压，相当于直接对铁电层与半导体鳍体施加极化翻转电压，可以一定程度上减缓介质层与场效应管长沟道的分压的问题，进一步提高了铁电存储器的写操作速度。

半导体器件及其制造方法-202111196828.5
发明人：山口直 -专利权人：瑞萨电子株式会社
申请日： 2021-10-14 - 公布日： 2022-05-13 - 主分类号： H01L27/11585
摘要：本公开涉及半导体器件及其制造方法。该半导体器件包括半导体衬底、绝缘膜、铁电膜、第一种子层和控制栅极电极。半导体衬底包括形成在半导体衬底的主表面上的源极区和漏极区。绝缘膜形成在半导体衬底的主表面上，使得绝缘膜在平面图中位于源极区与漏极区之间。铁电膜形成在绝缘膜上并且包括铪和氧。第一种子层形成在铁电膜上。控制栅极电极形成在铁电膜上。第一种子层的材料包括铁电膜的至少一种材料和第一导电膜的至少一种材料。

集成芯片、铁电场效应晶体管器件及其形成方法-202210016373.2
发明人：张志宇;马礼修;李泓纬;林佑明 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-07 - 公布日： 2022-05-13 - 主分类号： H01L27/11585
摘要：本公开涉及一种铁电场效应晶体管器件。铁电场效应晶体管器件包括具有第一侧和第二侧的铁电结构。栅极结构沿铁电结构的第一侧设置，并且氧化物半导体沿铁电结构的第二侧设置。氧化物半导体具有第一半导体类型。源极区域和漏极区域设置在氧化物半导体上。栅极结构横向介于源极区域和漏极区域之间。极化增强结构在源极区域和漏极区域之间布置在氧化物半导体上。极化增强结构包括具有不同于第一半导体类型的第二半导体类型的半导体材料或氧化物半导体材料。本发明的实施例还涉及集成芯片及形成铁电场效应晶体管器件的方法。

存储器件及其形成方法-202210030442.5
发明人：林孟汉;杨世海;林佑明 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-12 - 公布日： 2022-04-15 - 主分类号： H01L27/11585
摘要：本发明实施例的一种存储器件包括阶梯结构、多个第一导电接触件、多个第一驱动器以及多个第二导电接触件。阶梯结构包括交替堆叠的多条第一导电线与多个第一介电层。第一导电接触件分别电连接到所述多条第一导电线。第二导电接触件分别电连接到所述多个第一驱动器。所述多个第一导电接触件与所述多个第二导电接触件结合且设置在所述多条第一导电线与所述多个第一驱动器之间。

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发明人：竹内阳介;佃荣次;园田贤一郎;津田是文 -专利权人：瑞萨电子株式会社
申请日： 2016-08-18 - 公布日： 2022-02-22 - 主分类号： H01L27/11585
摘要：本发明提供一种半导体装置，用于提高半导体装置的性能，具有半导体基板、形成于半导体基板的上表面的元件隔离膜以及鳍片，该鳍片是半导体基板的一部分，贯通元件隔离膜而沿与半导体基板的上表面垂直的方向突出，具有在上表面的第一方向上彼此相对的侧面和将相对的侧面连结的主面，并沿与第一方向正交的第二方向延伸。还具有：控制栅电极，隔着栅极绝缘膜而配置在侧面上，并沿第一方向延伸；以及存储栅电极，隔着包含电荷蓄积层的栅极绝缘膜而配置在侧面上，并沿第一方向延伸。并且，在与上表面正交的方向上，存储栅电极与侧面重叠的重叠长度比控制栅电极与侧面重叠的重叠长度小。

集成电路及其形成方法-201810998573.6
发明人：陈姿妤;涂国基;朱文定;才永轩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-08-29 - 公布日： 2021-12-14 - 主分类号： H01L27/11585
摘要：本申请的各个实施例针对集成电路及其形成方法。在一些实施例中，形成将衬底的存储区域与衬底的逻辑区域分隔开的隔离结构。在半导体存储区域上形成存储单元结构，并且形成覆盖存储单元结构和逻辑半导体区域的存储器覆盖层。对存储器覆盖层实施第一蚀刻以从逻辑半导体区域去除存储器覆盖层，并且限定隔离结构上的倾斜的面向逻辑器件的侧壁。在逻辑半导体区域上形成逻辑器件结构。此外，对存储器覆盖层实施第二蚀刻以从存储器半导体去除存储器覆盖层，同时留下存储器覆盖层的限定面向逻辑器件的侧壁的伪段。

存储器单元、存储器件及其形成方法-202110241841.1
发明人：蒋国璋;孙宏彰;赖昇志;杨子庆;江昱维 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-03-04 - 公布日： 2021-10-22 - 主分类号： H01L27/11585
摘要：存储器单元包括位于半导体衬底上方的薄膜晶体管。薄膜晶体管包括接触字线的存储器膜；以及接触源极线和位线的氧化物半导体(OS)层，其中，存储器膜设置在OS层和字线之间；以及将源极线和位线分隔开的介电材料。介电材料与OS层形成界面。介电材料包括氢，并且在介电材料和OS层之间的界面处的氢浓度不超过3原子百分比(at％)。本申请的实施例提供了存储器单元、存储器件及其形成方法。

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申请日： 2020-12-31 - 公布日： 2021-10-08 - 主分类号： H01L27/11585
摘要：公开了用于3D存储器阵列的布线布置及其形成方法。在实施例中，一种存储器阵列包括：接触第一字线的铁电(FE)材料；接触源极线和位线的氧化物半导体(OS)层，该FE材料布置在OS层与第一字线之间；接触FE材料的介电材料，该FE材料在介电材料与第一字线之间；在第一字线上方的金属间电介质(IMD)；穿过IMD延伸到第一字线的第一接触件，该第一接触件电耦合到第一字线；延伸穿过介电材料和FE材料的第二接触件；以及将第一接触件电耦合到第二接触件的第一导电线。本发明的实施例还涉及存储器阵列及其形成方法。

存储器单元、半导体器件及其形成方法-202110184564.5
发明人：吕俊颉;杨世海;杨柏峰;林佑明;张志宇 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-10 - 公布日： 2021-09-10 - 主分类号： H01L27/11585
摘要：一种存储器单元包括位于半导体衬底上方的薄膜晶体管。该薄膜晶体管包含：接触字线的铁电(FE)材料，该FE材料为含铪化合物，铪化合物包含稀土金属；以及接触源极线和位线的氧化物半导体(OS)层，其中，FE材料设置在OS层和字线之间。本申请的实施例还提供了半导体器件及其形成方法。

存储器单元、存储器器件及其形成方法-202110220243.6
发明人：吕俊颉;杨世海;杨柏峰;林佑明;张志宇 -专利权人：台湾积体电路制造股份有限公司
申请日： 2021-02-26 - 公布日： 2021-09-10 - 主分类号： H01L27/11585
摘要：一种存储器单元，包括位于半导体衬底上方的晶体管。晶体管包括沿着字线的侧壁布置的铁电层。铁电层包括具有5的化合价、7的化合价、或其组合的物质。氧化物半导体层电连接至源极线和位线。铁电层设置在氧化物半导体层和字线之间。本申请的实施例提供了存储器单元、存储器器件及其形成方法。

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申请日： 2020-03-26 - 公布日： 2021-07-30 - 主分类号： H01L27/11585
摘要：本发明公开了一种铁电场效应晶体管(FeFET)，该FeFET包括：半导体沟道；源极区，该源极区接触该半导体沟道的一个端部；漏极区，该漏极区接触该半导体沟道的第二端部；栅极电极；铁电栅极介电层，该铁电栅极介电层位于该半导体沟道和该栅极电极之间；和双向选择器材料层，该双向选择器材料层位于该栅极电极和该铁电栅极介电层之间。

3D NAND存储器及其形成方法-201910114113.7
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摘要：一种3D NAND存储器及其形成方法，其中所述形成方法包括：半导体衬底，半导体衬底上形成有堆叠结构，所述堆叠结构包括若干交替层叠的牺牲层和隔离层，所述堆叠结构中具有第一沟道孔和第二沟道孔，所述第二沟道孔与第一沟道孔连通，且所述第二沟道孔相对于第一沟道孔存在对准偏移，在所述第一沟道孔和第二沟道孔的交界处形成台阶；在所述第一沟道孔和第二沟道孔侧壁和底部上形成电荷存储层；在电荷存储层上形成沟道孔牺牲层；在所述沟道孔牺牲层上形成保护层；依次刻蚀第一沟道孔底部上的保护层、沟道孔牺牲层和电荷存储层，形成暴露出半导体外延层的表面的开口。本发明的方法防止台阶处的电荷存储层被刻断或损伤，从而防止存储器失效。

集成芯片-202011493046.3
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申请日： 2020-12-17 - 公布日： 2021-06-18 - 主分类号： H01L27/11585
摘要：本公开的各种实施例是针对包含设置于基板中的一对源极/漏极区的集成芯片。栅极介电层覆盖基板且横向地在该对源极/漏极区之间与该对源极/漏极区间隔开。铁电结构覆盖栅极介电层。铁电结构包含铁电层以及网格结构。铁电层包含横向地彼此隔开的多个片段，且网格结构横向地包围铁电层的每个片段。

三维闪存存储器、控制电路、形成栅极叠层的方法-202010877035.9
发明人：吕函庭 -专利权人：旺宏电子股份有限公司
申请日： 2020-08-27 - 公布日： 2021-03-09 - 主分类号： H01L27/11585
摘要：一种三维闪存存储器、控制电路、形成栅极叠层的方法，三维闪存存储器包括一栅极叠层结构，具有彼此电性绝缘的多个栅极层；一圆柱形通道柱，垂直地延伸穿过栅极叠层结构的每个栅极层，圆柱形通道柱的横截面为一圆柱体；一第一导电柱，垂直地延伸穿过栅极叠层结构，第一导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱；一第二导电柱，垂直地延伸穿过栅极叠层结构，第二导电柱位于圆柱形通道柱内并电性连接至圆柱形通道柱，第一导电柱和第二导电柱彼此分离。三维闪存存储器还包括一铁电层，设置于栅极叠层结构的此多个栅极层和圆柱形通道柱之间。

一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法-202010585672.9
发明人：杨玉超;程彩蝶;黄如 -专利权人：北京大学
申请日： 2020-06-24 - 公布日： 2020-11-03 - 主分类号： H01L27/11585
摘要：本发明公开了一种三端铁电隧穿结存储器及其制备方法和逻辑电路控制方法。本发明采用两个反向串联的铁电隧穿结器件组成的三端铁电隧穿结存储器来实现布尔逻辑运算，以两个铁电隧穿结器件的操作电压作为逻辑门的输入，读出的电流即为逻辑值，通过外加操作电压和读取电压改变输出结果，实现逻辑操作，运算结果存储在三端铁电隧穿结存储器中。不需要多余的擦写操作，不会造成计算能量的散失，这种计算与存储融合的可逆逻辑门在算法上可以进一步降低计算网络的功耗问题，在未来新型计算架构方面具备极大的应用价值，对于未来的类脑计算硬件的实现具有重要的意义。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L27-00 由在一个共用衬底内或其上形成的多个半导体或其他固态组件组成的器件
H01L27-01 .只包括有在一公共绝缘衬底上形成的无源薄膜或厚膜元件的器件
H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的；包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的，或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的；包括有热磁组件的

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[发明专利]三维闪存存储器、控制电路、形成栅极叠层的方法在审

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