[发明专利]操作时间仿真获取方法、装置、电子设备及存储介质在审
申请号: | 202311145378.6 | 申请日: | 2023-09-06 |
公开(公告)号: | CN116882335A | 公开(公告)日: | 2023-10-13 |
发明(设计)人: | 李文菊;黎永健 | 申请(专利权)人: | 上海芯存天下电子科技有限公司 |
主分类号: | G06F30/3312 | 分类号: | G06F30/3312 |
代理公司: | 佛山市海融科创知识产权代理事务所(普通合伙) 44377 | 代理人: | 陈椅行 |
地址: | 201208 上海市浦东新区中国(上海)自*** | 国省代码: | 上海;31 |
权利要求书: | 暂无信息 | 说明书: | 暂无信息 |
摘要: | 本发明涉及芯片验证技术领域,具体公开了一种操作时间仿真获取方法、装置、电子设备及存储介质,其中,方法包括以下步骤:获取操作命令的配置信息和操作对象的特性信息;根据配置信息获取操作命令的各个子操作的耗时信息;根据特性信息获取操作命令的各个子操作所需的执行次数信息;根据子操作的类型、对应的执行次数信息和耗时信息生成操作命令的总耗时信息;该方法以子操作耗时信息和执行次数信息为数据基础快速分析出不同操作对象执行不同操作命令的所用时间,能一目了然地仿真出对应芯片产品的时间性能,以便设计人员仿真获取芯片关于时间的运行参数以对芯片进行调试、修改和评估产品质量。 | ||
搜索关键词: | 操作 时间 仿真 获取 方法 装置 电子设备 存储 介质 | ||
【主权项】:
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- 本发明提供了一种对加法器进行时序分析的方法及装置,通过将有加法器属性的逻辑单元Cell都单独提取出来重新封装成加法器箱子,从而使加法器逻辑单元独立出来,并且发现,加法器在时序分析时,其时序计算只与信号所输入的端口以及输出端口有关,因此预先计算出每个输入端口到各输出端口的延时并保存,在以后的时序分析中,对于加法器,只需要提取保存的时序延时即可,由于在一个FPGA中,有很多的加法器,通过本发明的方法,可以节省大量的延时计算时间,提高了时序分析的速度。
- 一种时序预警电路系统、方法以及数字集成电路-202211358746.0
- 田勇;杨益轩;王琛;黄杨程;宋振宇 - 广州鸿博微电子技术有限公司
- 2022-11-01 - 2023-06-13 - G06F30/3312
- 本申请实施例公开了一种时序预警电路系统,该系统包括算法初始存储模块、算法计算模块以及算法结果比较模块;该算法初始存储模块用于,接收并保存控制电路传送的算法初始化数据发送至算法计算模块;该算法计算模块用于,对所选择的算法计算电路进行使能以及初始化,利用算法计算电路以及对应的计算数据进行运算得到计算结果,并将计算结果发送至算法结果比较模块;该算法结果比较模块用于,将接收到的计算结果与算法选择数据对应的标准结果数据进行比较,并输出预警信号至控制电路;实现了对数字集成电路时序的监测,并在数字集成电路的时序异常时输出预警信号以使数字集成电路的控制电路可以进行相关的调整来保证电路可靠性及降低芯片整体功耗。
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