[发明专利]数据总线宽度不相等的双口RAM读写与仲裁控制器

摘要

一种数据总线宽度不相等的双口RAM读写与仲裁控制器，包括双口RAM、A读写端口控制模块、A读写端口低n位与B读写端口仲裁模块和A读写端口高n位与B读写端口仲裁模块；应用FPGA设计该控制器硬连接电路，分为n位A读写端口和2n位B读写端口；A读写端口控制模块分时两次完成2n位数据的访问，提高A读写端口的读写速度，减小了电路规模；A读写端口低n位与B读写端口读写仲裁模块和A读写端口高n位与B读写端口读写仲裁模块设置A读写端口为高优先级，两个读写端口地址值相等时，A读写端口低n位正在执行读或写操作，发送忙信号BusyB_1，A读写端口执行高n位的读或写操作，发送忙信号BusyB_2，提高了仲裁性能。

主权项

一种数据总线宽度不相等的双口RAM读写与仲裁控制器，其特征在于：该控制器包括双口RAM（Ⅰ）、A读写端口控制模块（Ⅱ）、A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）；所述数据总线宽度不相等的双口RAM读写与仲裁控制器具有n位A读写端口和2n位B读写端口，n位A读写端口以下称为A读写端口，2n位B读写端口称为B读写端口；A读写端口与n位系统的总线连接，B读写端口与2n位系统的总线连接；所述双口RAM（Ⅰ）分别与A读写端口控制模块（Ⅱ）、A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；所述A读写端口控制模块（Ⅱ）还和A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）还和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；所述双口RAM（Ⅰ）包括低n位双口RAM（1）和高n位双口RAM（2），双口RAM（Ⅰ）具有A端口和B端口；A读写端口分时两次完成所述双口RAM（Ⅰ）的A端口的1个存储单元的2n位数据的读或写，先低n位数据的读或写，后高n位数据的读或写；B读写端口一次完成所述双口RAM（Ⅰ）的B端口的1个存储单元的2n位数据的读或写；所述低n位双口RAM（1）的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；低n位双口RAM（1）的片选使能信号CA1输入端与A读写端口控制模块（Ⅱ）连接；低n位DBA数据端与A读写端口控制模块（Ⅱ）连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；所述高n位双口RAM（2）的A端口写信号WRA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；A端口读信号RDA_1输入端和A读写端口低n位与B读写端口仲裁模块（Ⅲ）连接；高n位双口RAM（2）的片选使能信号CA2输入端与A读写端口控制模块（Ⅱ）连接；高n位DBA数据端与A读写端口控制模块（Ⅱ）连接；ABA[m:1]地址输入端与n位系统地址总线ABA[m:0]的第m根到第1根地址线连接；所述低n位双口RAM（1）的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；低n位双口RAM（1）的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；低n位DBB[n‑1:0]数据端与2n位系统数据总线DBB[2n‑1:0]的第n‑1根到第0根的DBB[n‑1:0]数据线连接；ABB[m‑1:0]地址输入端与2n位系统地址总线ABB[m‑1:0]连接；所述高n位双口RAM（2）的B端口写信号WRB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；B端口读信号RDB_1输入端和A读写端口高n位与B读写端口仲裁模块（Ⅳ）连接；高n位双口RAM（2）的片选使能信号CB输入端与2n位系统总线片选使能信号CB线连接；高n位DBB[2n‑1:n]数据端与2n位系统数据总线DBB[2n‑1:0]的第2n‑1根到第n根的DBB[2n‑1:n]数据线连接；ABB[m‑1:0]地址输入端与2n位系统地址总线ABB[m‑1:0]连接；所述A读写端口控制模块（Ⅱ）根据n位系统地址总线的最低位ABA[0]地址线的状态确定是对低n位双口RAM（1）的A端口还是高n位双口RAM（2）的A端口进行读或写操作控制；所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）根据n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m‑1:0]的地址值是否相等，如果相等，继续进行已在执行的读写操作，封锁待执行的读写操作，并发送忙信号；如果相等且A读写端口低n位与B读写端口的读或写信号同时发生或A读写端口低n位正在执行读或写操作，则A读写端口低n位执行读写操作，封锁B读写端口的读写操作，并发送B读写端口忙信号BusyB_11；如果相等且B读写端口正在执行读或写操作，则B读写端口低n位执行读写操作，封锁A读写端口的读写操作，并发送A读写端口忙信号BusyA；所述A读写端口高n位与B读写端口仲裁模块（Ⅳ）在n位系统地址总线ABA[m:1]的地址值和2n位系统地址总线ABB[m‑1:0]的地址值相等时，A读写端口高n位读或写信号有效时，执行A读写端口高n位的读写操作，封锁B读写端口的读写操作，发送B读写端口忙信号BusyB_1和B读写端口忙信号BusyB_2；所述A读写端口低n位与B读写端口仲裁模块（Ⅲ）和A读写端口高n位与B读写端口仲裁模块（Ⅳ）对A读写端口和B读写端口对同一存储单元的读操作不进行仲裁；上述m、n的取值范围是：n为8、16、32或64，m为2的任意整数的幂次方。