[发明专利]容忍突发的决策反馈均衡

摘要

第一数据比特序列在第一比特时间间隔序列期间被移位到信号接收器的存储元件中，并且存储器访问命令指示在第二比特时间间隔序列期间在信号接收器内将要接收第二数据比特序列。取决于一个或多个比特时间间隔是否将出现在第一比特时间间隔序列和第二比特时间间隔序列之间，移位寄存器存储元件的内容被用预定的种子比特集合有条件地覆写。至少部分地基于移位寄存器存储元件的内容而生成的均衡信号被用来调整表示第二数据比特序列的一个或多个比特的相应信号电平。

主权项

一种在集成电路器件内的操作的方法，所述方法包括：在第一比特时间间隔序列期间将第一数据比特序列移位到移位寄存器的存储元件中；接收存储器访问命令，所述存储器访问命令指示将要在第二比特时间间隔序列期间经由外部数据信令路径在所述集成电路器件内接收第二数据比特序列；至少部分地基于所述存储器访问命令和先前的存储器访问命令之间的时域偏移，来确定一个或多个比特时间间隔是否将出现在所述第一比特时间间隔序列和所述第二比特时间间隔序列之间；和如果一个或多个比特时间间隔将出现在所述第一比特时间间隔序列和所述第二比特时间间隔序列之间，则用预定的种子比特集合来覆写所述移位寄存器存储元件的内容；至少部分地基于所述移位寄存器存储元件的内容来生成多个均衡信号；和基于所述多个均衡信号来调整代表所述第二数据比特序列的一个或多个比特的相应信号电平。