[发明专利]FPGA的布线方法及系统有效
| 申请号： | 201811466368.1 | 申请日： | 2018-12-03 |
| 公开（公告）号： | CN109710981B | 公开（公告）日： | 2021-02-02 |
| 发明（设计）人： | 王钦克 | 申请（专利权）人： | 上海安路信息科技有限公司 |
| 主分类号： | G06F30/347 | 分类号： | G06F30/347;G06F111/04 |
| 代理公司： | 上海一平知识产权代理有限公司 31266 | 代理人： | 成春荣;须一平 |
| 地址： | 200080 上海市虹口区*** | 国省代码： | 上海;31 |
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| 摘要： | 本申请涉及集成电路领域，公开了一种FPGA的布线方法及系统。在进行时序驱动布线过程后，增加了时序改进布线过程。该时序改进布线过程是根据对关键时序路径以及布线资源使用情况的具体分析，对关键时序路径上线网的连线延时进行优化，使集成电路的速度更快、性能越好。 | ||
| 搜索关键词： | fpga 布线 方法 系统 | ||
【主权项】：
1.一种FPGA的布线方法，其特征在于，包括：对集成电路进行时序驱动布线；至少一次执行以下各步骤，直至判断第二时序结果与第一时序结果相比不再提高：对所述集成电路进行时序分析得到第一时序结果；选取该集成电路中关键时序路径上的线网漏端，并依次根据偏重延时的综合成本对该各线网漏端重新布线；选取该集成电路中布线路径上存在拥堵的线网漏端，并依次根据偏重拥堵的综合成本对该各线网漏端重新布线；如果布线资源仍存在拥堵并且拥堵总和减少，则经过多次迭代过程调整布线资源的拥堵成本，并对布线路径上存在拥堵的线网漏端重新布线；对该集成电路进行时序分析得到第二时序结果，并比较所述第二时序结果和所述第一时序结果。
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