[发明专利]一种加速CMP仿真的方法和装置

说明书

技术领域

 本发明涉及集成电路设计自动化领域，尤其涉及一种加速CMP仿真的方法和装置。

背景技术

铜作为互连线的制造工艺需要在氧化材料淀积之后刻蚀互连沟槽和通孔；然后淀积有利于铜薄膜生长的薄势垒金属层做为种籽层；接下来，通过电化学电镀（ECP）的方法将铜淀积到互连沟槽和通孔；最后，去除沟槽和通孔之外的多余的铜，产生互连图形。

化学机械抛光（CMP）是去除多余铜并实现硅片表面平坦化的技术。因此，在金属铜用做互连线的集成电路制造工艺中，针对硅片表面平坦化的CMP是工艺流程的重要步骤之一，但引入了额外的寄生电容。ECP和CMP 工艺对物理版图图形非常敏感，因为铜淀积和去除与版图图形有关，图形变化会引起碟型凹陷、介质腐蚀和金属厚度波动等问题，进一步引起互连线电阻、电容波动，甚至后续光刻问题。在深亚微米工艺中，聚焦深度（DOF）的要求变得更为严格，芯片表面波动使得铜互连线的形状模糊不清。

    为了解决碟型凹陷、介质腐蚀和金属厚度波动等问题，集成电路设计人员和制造商通过置入哑金属填充，使图形密度均匀化，从而减少碟型凹陷和介质腐蚀。

CMP仿真是预测芯片表面厚度均匀性的有效方法，在实际制造之前基于ECP和CMP模型可以预测碟型凹陷、介质腐蚀和金属厚度波动。  

芯片设计在规模上呈现系统级芯片（SOC）和网络级芯片（NOC）趋势，片上器件数达到亿级、十亿级、甚至百亿量级，金属互连线的数量更在器件数量的几倍以上，其对应的物理版图数据达到几十Gb（10⁹比特），甚至几百Gb，在如此规模的物理版图上进行CMP仿真是一个很费时间的任务，在物理设计-CMP仿真-修正-再仿真-再修正这样一个迭代过程中，CMP仿真的速度是影响集成电路设计周期的重要因素之一，传统的串行和并行CMP仿真需要对集成电路版图的每一微小区域作出详细的复杂仿真计算，因此速度比较慢，制约了设计效率的提高。

发明内容

针对现有技术中存在的上述问题，本发明提供了一种加速CMP仿真的方法和装置。

本发明提供了一种加速CMP仿真的方法，包括：

步骤1，将物理版图划分为若干区域；

步骤2，利用几何同构将所述若干区域内的图形划分为不同的几何同构序列；

步骤3，选取几何同构序列中的一个区域内的图形进行CMP仿真；

步骤4，根据仿真数据对几何同构序列中的其他区域内的图形进行复用。

在一个示例中，步骤1包括：

步骤10，将金属层号相同的图形放在同一个集合内；

步骤11，对同一个集合内的图形划分为Nrow行和Ncol列的区域，Nrow和Ncol均为正整数；最小单位的方格为内区域；

步骤12，将内区域往外拓展至临近的掩膜图形得到的方格做为外区域。

在一个示例中，步骤2包括：

步骤20，对各外区域内的图形进行坐标变换并排序；

步骤21，对各外区域内的图形进行几何同构以构造几何同构序列；

步骤22，以几何同构序列中的第一个外区域内的图形构造待仿真区域序列。

在一个示例中，步骤4包括：对每一几何同构序列, 根据几何同构序列中的第一个外区域的图形与几何同构序列中的其他区域内的图形之间的几何变换关系，复用第一个外区域的图形的仿真计算结果；几何变换包括旋转变换、轴对称变换和平移变化。

在一个示例中，步骤20中，根据坐标变换后的坐标值对图形进行排序。

在一个示例中，步骤21中，几何同构包括直接几何同构和间接几何同构；若两个图形的坐标相同则为直接几何同构，若两个图形的坐标经过镜像和/或旋转之后的坐标相同则为间接几何同构。

在一个示例中，步骤3中，以外区域内的图形为仿真目标，但仅生成内区域内的图形的CMP仿真结果；

步骤4中，复用内区域内的图形的CMP仿真结果。

本发明提供了一种加速CMP仿真的装置，包括：

物理版图区域划分单元，用于将物理版图划分为若干区域；

图形几何同构检测单元，用于利用几何同构将所述若干区域内的图形划分为不同的几何同构序列； 

CMP仿真单元， 用于选取几何同构序列中的一个区域内的图形进行CMP仿真；

复用单元，用于根据仿真数据对几何同构序列中的其他区域内的图形进行复用。