[发明专利]数字加法器电路无效
| 申请号： | 97198461.1 | 申请日： | 1997-07-04 |
| 公开（公告）号： | CN1232561A | 公开（公告）日： | 1999-10-20 |
| 发明（设计）人： | 刘鉴伟 | 申请（专利权）人： | ARM有限公司 |
| 主分类号： | G06F7/50 | 分类号： | G06F7/50 |
| 代理公司： | 中国专利代理(香港)有限公司 | 代理人： | 王勇,王岳 |
| 地址： | 英国*** | 国省代码： | 暂无信息 |
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| 摘要： | 二进制加法器电路包括用两个信号值(V,W)编码进位生成控制信号的进位计算电路,使得V=W=0表示进位消除,V=W=1表示进位生成及V≠W表示进位传播。进位计算电路可用静态或动态CMOS逻辑实现。 | ||
| 搜索关键词： | 数字 加法器 电路 | ||
【主权项】：
1．一种用于相加第一二进制数与第二二进制数的加法器电路，所述加法器电路包括：进位计算电路，用于计算表示所述第一二进制数与所述第二二进制数的对应位块及对所述块的输入进位值之和的进位生成控制信号，所述进位生成控制信号包括各可具有值P或Q之一的两个信号V与W，所述进位生成控制信号按照下述关系从所述和中编码进位结果：V=W=P表示进位消除，从而所述进位结果为与所述输入进位值无关的零；V≠W表示进位传播，从而所述进位结果等于所述输入进位值；以及V=W=Q表示进位生成，从而所述进位结果为与所述输入进位值无关的1。
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