[发明专利]一种基于延时的双轨预充逻辑P型及N型全加器电路

摘要

本发明公开了一种基于延时的双轨预充逻辑P及N型全加器电路，本发明将基于延时的双轨预充逻辑引入全加器的设计中，对现有的全加器进行改进，改进后全加器能实现更低的延时、更快的速度、更低的功耗，同时更好的抗击差分功耗攻击。

主权项

一种基于延时的双轨预充逻辑N型全加器电路，其特征在于，所述电路包括求和模块以及进位输出模块；所述进位输出模块包括进位输出单元和反向进位输出单元；所述进位输出单元包括PMOS晶体管Pc1，NMOS晶体管Nc1、Nc2、Nc3、Nc4、Nc5、Nc6以及反相器Fc1；所述PMOS晶体管Pc1的源极连接电源，其栅极连接时钟信号，漏极连接所述反相器Fc1的信号输入端、NMOS晶体管Nc1的漏极以及NMOS晶体管Nc2的漏极；所述NMOS晶体管Nc1的栅极以及NMOS晶体管Nc2的栅极分别连接输入信号Bj、Cj；所述NMOS晶体管Nc1的源极以及NMOS晶体管Nc2的源极分别连接所述NMOS晶体管Nc3的漏极、NMOS晶体管Nc4的漏极；所述NMOS晶体管Nc5的漏极连接所述NMOS晶体管Nc4的漏极；所述NMOS晶体管Nc3的源极、NMOS晶体管Nc4的源极以及NMOS晶体管Nc5的源极均连接所述NMOS晶体管Nc6的漏极；所述NMOS晶体管Nc3的栅极以及NMOS晶体管Nc4的栅极均连接输入信号Aj，所述NMOS晶体管Nc5的栅极连接所述输入信号Bj；所述NMOS晶体管Nc6的栅极连接所述时钟信号，其源极接地；所述反相器Fc1的信号输出端为进位输出信号Cout；所述反相进位输出单元包括PMOS晶体管Pc11，NMOS晶体管Nc11、Nc22、Nc33、Nc44、Nc55、Nc66以及反相器Fc11；所述PMOS晶体管Pc11的源极连接电源，其栅极连接时钟信号，漏极连接所述反相器Fc11的信号输入端、NMOS晶体管Nc11的漏极以及NMOS晶体管Nc22的漏极；所述NMOS晶体管Nc11的栅极以及NMOS晶体管Nc22的栅极分别连接输入信号Bj的反相、Cj的反相；所述NMOS晶体管Nc11的源极以及NMOS晶体管Nc22的源极分别连接所述NMOS晶体管Nc33的漏极、NMOS晶体管Nc44的漏极；所述NMOS晶体管Nc55的漏极连接所述NMOS晶体管Nc44的漏极；所述NMOS晶体管Nc33的源极、NMOS晶体管Nc44的源极以及NMOS晶体管Nc55的源极均连接所述NMOS晶体管Nc66的漏极；所述NMOS晶体管Nc33的栅极以及NMOS晶体管Nc44的栅极均连接输入信号Aj的反相，所述NMOS晶体管Nc55的栅极连接所述输入信号Bj的反相；所述NMOS晶体管Nc66的栅极连接所述时钟信号，其源极接地；所述反相器Fc11的信号输出端为进位输出信号Cout的反相；所述求和模块包括求和单元和反相求和单元；所述求和单元包括NMOS晶体管Nj1、Nj2、Nj3、Nj4、Nj5、Nj6、Nj7、Nj8，PMOS晶体管Pj1以及反相器Fj1；所述NMOS晶体管Nj1的漏极连接所述NMOS晶体管Nj7的漏极以及PMOS晶体管Pj1的漏极；所述NMOS晶体管Nj1的栅极连接输入信号Cj，其源极连接所述NMOS晶体管Nj2的漏极，所述NMOS晶体管Nj2的栅极连接输入信号Bj，其源极连接所述NMOS晶体管Nj3的漏极；所述NMOS晶体管Nj3的栅极连接输入信号Aj；所述NMOS晶体管Nj3的源极、所述NMOS晶体管Nj4的源极、所述NMOS晶体管Nj5的源极、所述NMOS晶体管Nj6的源极均连接所述NMOS晶体管Nj8的漏极；所述NMOS晶体管Nj4的漏极、所述NMOS晶体管Nj5的漏极、所述NMOS晶体管Nj6的漏极均连接所述NMOS晶体管Nj7的源极；所述NMOS晶体管Nj4的栅极连接所述输入信号Cj，所述NMOS晶体管Nj5的栅极连接所述输入信号Bj，所述NMOS晶体管Nj6的栅极连接所述输入信号Aj；所述NMOS晶体管Nj7的栅极连接所述进位输出信号Cout的反相；所述NMOS晶体管Nj8的栅极连接所述时钟信号，其源极接地；所述PMOS晶体管Pj1的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器Fj1的信号输入端，所述反相器Fj的信号输出端为求和输出信号Sum；所述反相求和单元包括NMOS晶体管Nj11、Nj22、Nj33、Nj44、Nj55、Nj66、Nj77、Nj88，PMOS晶体管Pj11以及反相器Fj11；所述NMOS晶体管Nj11的漏极连接所述NMOS晶体管Nj77的漏极以及PMOS晶体管Pj11的漏极；所述NMOS晶体管Nj11的栅极连接输入信号Cj的反相，其源极连接所述NMOS晶体管Nj22的漏极，所述NMOS晶体管Nj22的栅极连接输入信号Bj的反相，其源极连接所述NMOS晶体管Nj33的漏极；所述NMOS晶体管Nj33的栅极连接输入信号Aj的反相；所述NMOS晶体管Nj33的源极、所述NMOS晶体管Nj44的源极、所述NMOS晶体管Nj55的源极、所述NMOS晶体管Nj66的源极均连接所述NMOS晶体管Nj88的漏极；所述NMOS晶体管Nj44的漏极、所述NMOS晶体管Nj55的漏极、所述NMOS晶体管Nj66的漏极均连接所述NMOS晶体管Nj77的源极；所述NMOS晶体管Nj44的栅极连接所述输入信号Cj的反相，所述NMOS晶体管Nj55的栅极连接所述输入信号Bj的反相，所述NMOS晶体管Nj66的栅极连接所述输入信号Aj的反相；所述NMOS晶体管Nj77的栅极连接所述进位输出信号Cout；所述NMOS晶体管Nj88的栅极连接所述时钟信号，其源极接地；所述PMOS晶体管Pj11的源极连接电源、其栅极连接所述时钟信号，其漏极连接反相器Fj11的信号输入端，所述反相器Fj11的信号输出端为求和输出信号Sum的反相。