[发明专利]具有提升的非本征基极的双极晶体管有效

申请号：	02811855.3	申请日：	2002-06-04
公开（公告）号：	CN1531752A	公开（公告）日：	2004-09-22
发明（设计）人：	戴维·C·阿尔格伦;格雷戈里·G·弗里曼;黄丰毅;亚当·T·蒂克诺	申请（专利权）人：	国际商业机器公司
主分类号：	H01L21/8249	分类号：	H01L21/8249;H01L21/331;H01L27/06
代理公司：	北京市柳沈律师事务所	代理人：	陶凤波;侯宇
地址：	美国***	国省代码：	美国;US
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摘要：	本发明公开了一种用于形成与互补金氧半(CMOS)电路集成的、具有基极(190)、射极(350)和埋入集极(105)上方的提升非本征基极(310)。提供一种具有CMOS和双极区的中间半导体结构。在双极区内提供本征基极层。跨越CMOS区与双极区形成基极氧化物，并在CMOS区与双极区上沉积牺牲射极叠层硅层。施加光致抗蚀剂来保护双极区，蚀刻该结构，仅从CMOS区去除牺牲层，使双极区上牺牲层的顶面基本与CMOS区的顶面齐平。最后，跨越CMOS区与双极区沉积具有基本平坦顶面的研磨停止层，适于后续用于提升非本征基极的化学机械研磨(CMP)。
搜索关键词：	具有提升基极双极晶体管
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【主权项】：

1.一种用于形成与互补金氧半(CMOS)电路集成的、具有提升非本征基极、射极和集极的双极晶体管的方法，该方法包括步骤：(a)提供中间半导体结构，具有双极区和带栅极导体的CMOS区；(b)在双极区内提供具有厚度的本征基极层；(c)跨越CMOS区与双极区形成基极氧化物；(d)在CMOS区与双极区上沉积具有厚度的射极叠层硅层；(e)施加光致抗蚀剂来保护双极区；(f)仅从CMOS区蚀刻去除射极叠层硅层，使双极区上的射极叠层硅层的顶面基本与CMOS区的顶面齐平；以及(g)跨越CMOS区与双极区沉积具有基本平坦顶面的研磨停止层，适于后续的化学机械研磨(CMP)。

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摘要：本申请公开了一种半导体器件及其制造方法。在衬底第一阱区上形成第一栅叠层；采用光刻胶掩膜遮挡衬底第二区域中的至少部分，采用第一栅叠层作为硬掩膜，在第一阱区以及衬底第二区域中分别形成第二掺杂类型的第一源、漏区、第一掺杂区；去除光刻胶掩膜，采用第一栅叠层作为硬掩膜，在第二区域的第二阱区中形成第一掺杂类型的第二掺杂区，第二掺杂区与第一掺杂区接触以形成PN结构，在形成第二掺杂区的步骤中，第一源、漏区以及第一掺杂区的第二掺杂类型的掺杂剂复合第一掺杂类型的掺杂剂，第一源、漏区、第一掺杂区的等效掺杂剂维持为第二掺杂类型。该制造方法在形成PN结构时可以省去附加的掩膜和光刻步骤，因而可以降低制造成本。

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摘要：一种集成电路与其制造方法，在集成电路制造方法中，装置或子电路制造于各自的第一及第二电隔离区中。背对背(back‑to‑back，B2B)二极管子电路制造于第三电隔离区中，背对背二极管子电路包括第一二极管及第二二极管，其中第一二极管的阴极与第一端连接且阳极与第二端连接，其中第二二极管的阳极与第一端连接且阴极与第二端连接。通过将背对背二极管子电路的第一端与第一装置或子电路的VSS电源端电连接，且将背对背二极管子电路的第二端与第二装置或子电路的VSS电源端，对第一及第二电隔离区提供静电放电保护。此后，第一装置或子电路与第二装置或子电路电连接。

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摘要：本发明公开了一种半导体集成电路的制造方法，包括如下步骤：在半导体基片上生长硬掩模介质层，所述半导体基片包括浓掺杂的半导体衬底和轻掺杂的外延层，所述硬掩模介质层包括第一氧化硅、氮化硅、第二氧化硅；以硬掩模介质层为阻挡层，采用光刻、刻蚀的工艺方法，在半导体基片上形成第一沟槽和第二沟槽；淀积第三氧化硅；采用化学机械研磨的工艺方法，去除高出所述氮化硅的上表面的第二氧化硅和第三氧化硅，随后去除所述氮化硅；本发明公开的一种半导体集成电路的制造方法具有完全消除了传统制造方法中存在的高台阶问题等优点。

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摘要：本申请提供半导体结构及其形成方法，所述半导体结构包括：半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；源极和漏极，分别位于所述第二侧墙和沟道层侧壁，其中，所述源极和所述漏极具有相反的掺杂类型。本申请提供一种半导体结构及其形成方法，一方面将TFET器件结构特点与GAA结构特点结合，可以实现TFET器件尺寸的进一步缩小，降低静态功耗，另一方面将外延生长形成源漏极的方法用于平面CMOS器件中，可以解决TFET器件的多晶硅栅极形成高阻的问题。

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发明人：武咏琴;卜伟海;任烨 -专利权人：北方集成电路技术创新中心（北京）有限公司
申请日： 2021-05-21 - 公布日： 2022-11-22 - 主分类号： H01L21/8249
摘要：一种半导体结构的形成方法，包括：提供基底，包括第一器件区，基底上形成有栅极结构，栅极结构侧壁形成有侧墙，第一器件区的栅极结构一侧基底内形成有源区，另一侧基底内形成有漏区，漏区与源区掺杂类型不同；去除第一器件区靠近源区一侧的侧墙，露出源区与栅极结构之间的基底；去除第一器件区靠近源区一侧的侧墙后，形成保形覆盖基底、栅极结构以及侧墙的硅化物阻挡层；去除第一器件区的硅化物阻挡层；去除第一器件区的硅化物阻挡层后，对靠近源区一侧的栅极结构侧壁和基底的拐角处进行清除处理；进行清除处理后，在源区和漏区的顶面形成金属硅化物层。本发明减少第一器件区靠近源区一侧的基底上的硅化物阻挡层的残留，优化了半导体器件的性能。

一种显示基板的制作方法-202180000428.4
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申请日： 2021-03-08 - 公布日： 2022-11-08 - 主分类号： H01L21/8249
摘要：本公开实施例公开一种显示基板的制作方法，包括：在衬底基板上形成位于NMOS晶体管区的第一有源层以及位于PMOS晶体管区的第二有源层；在第一有源层、第二有源层背离衬底基板一侧涂覆第一光刻胶层，对第一光刻胶层构图形成第一图案层，至少暴露出第一有源层两端；以第一图案层为掩膜，对第一有源层两端进行N型重掺杂；对第一图案层进行处理形成第二图案层，至少暴露出第一有源层中间区域；以第二图案层为掩膜，对第一有源层进行沟道掺杂；剥离第二图案层后，对第二有源层两端进行P型重掺杂；在第一有源层、第二有源层背离衬底基板一侧形成与N型重掺杂区电连接的第一源极和第一漏极，以及形成与P型重掺杂区电连接的第二源极和第二漏极。

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申请日： 2022-07-08 - 公布日： 2022-11-01 - 主分类号： H01L21/8249
摘要：本发明提供一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层，并生长栅氧化层；采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层；在衬底表面二次生长栅氧化层；淀积多晶硅，并回刻至衬底表面；对衬底进行离子注入形成体区；采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉；利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层；对衬底进行离子注入形成源区，并利用炉管热处理进行源区推陷。本发明将衬底表面栅氧化层刻蚀光，再进行带氧化体区的炉管热处理推陷，从而控制源区注入前的氧化膜厚度，使肖特基和MOS管的源区注入深度一致，进而改善器件的漏电。

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申请日： 2022-07-12 - 公布日： 2022-09-16 - 主分类号： H01L21/8249
摘要：本发明提供一种半导体结构及其制备方法，该半导体结构的制备方法包括以下步骤：提供一半导体器件层，半导体器件层包括第一介电层、下金属层、第二介电层、焊盘及导电柱，下金属层包括位于不同区域的引线部与熔丝部，焊盘位于引线部上方且未延伸至熔丝部上方；于第二介电层上表面形成遮蔽层并减薄至预设厚度，且遮蔽层显露出位于焊盘上方的第二介电层；于遮蔽层上表面形成光刻胶层并图案化；基于图案化的光刻胶层形成显露出焊盘的第一开口及距离熔丝部预设距离的第二开口。本发明通过于第二介电层上表面形成刻蚀速度小于第二介电层且显露出焊盘上方第二介电层的遮蔽层，实现同步形成第一开口及第二开口，简化工艺步骤，节省成本。

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摘要：本揭露关于半导体装置及半导体结构的制造方法，提供用于双极‑互补金氧半导体‑双重扩散金氧半导体(BCD)装置的节省布局区域的半导体结构的深沟渠的装置及其制造方法。半导体装置包含形成在第一BCD布局区域的第一周界内的第一BCD装置及定义第一BCD布局区域的第一周界的深沟渠隔离结构。深沟渠隔离结构包含第一圆角，其定义第一BCD布局区域的第一角部。半导体装置包含基材、形成在基材上的BCD装置及横向环绕BCD装置的深沟渠隔离结构。以俯视视角观之，深沟渠隔离结构包含垂直部分、水平部分、连接至少一垂直部分与至少一水平部分的T字形交叉及连接二个垂直部分与二个水平部分的十字形交叉。

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申请日： 2018-08-29 - 公布日： 2022-07-01 - 主分类号： H01L21/8249
摘要：一种半导体器件及其形成方法，方法包括：提供衬底，所述衬底内具有第一阱区，所述第一阱区内掺杂有第一离子，所述第一阱区上具有第一鳍部；所述衬底上具有隔离结构，所述隔离结构覆盖第一鳍部的部分侧壁，且隔离结构的顶部表面低于第一鳍部的顶部表面；形成横跨所述第一鳍部的多个分立的第一伪栅极结构，所述第一伪栅极结构位于第一鳍部的部分顶部表面和部分侧壁表面，所述第一伪栅极结构包括第一伪栅极层；在相邻所述第一伪栅极结构之间的第一鳍部内形成第一外延层；去除所述第一伪栅极层，在所述介质层内形成第一伪栅开口；在所述第一伪栅开口内形成绝缘层，且所述绝缘层的表面与介质层的表面齐平。所述方法形成的半导体器件的性能较好。

一种在沟槽型双层栅结构内集成肖特基二极管的方法-202210031297.2
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摘要：本发明提供一种在沟槽型双层栅结构内集成肖特基二极管的方法，形成SBD区、元胞区以及第一、第二沟槽区；形成第一介质层并淀积多晶硅；对多晶硅进行光刻和回刻，去除SBD区、元胞区及第二沟槽区上段的多晶硅；淀积高密度等离子体氧化膜，去除SBD区、元胞区及第二沟槽区上段的高密度等离子体氧化膜，在SBD区、元胞区及第二沟槽区暴露的表面形成第一栅氧化层；去除SBD区中的第一栅氧化层；在SBD区形成第二栅氧化层；在SBD区、元胞区及第二沟槽区内形成第二多晶硅层；在元胞区与第一沟槽区之间的区域、第一、第二沟槽区之间的区域形成第一注入区和第二注入区；形成接触孔并填充金属。

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摘要：本发明公开了一种集成SBR的SGT MOSFET的制作方法，在外延层上形成SGT沟槽及SBR沟槽；形成ONO结构；形成第一多晶硅；形成极间氧化层；去除位于极间氧化层上方的第二氧化层；去除SBR沟槽内的极间氧化层上方的氮化物层；在沟槽内，形成第二多晶硅。本发明不需要单独制作SBR沟槽内的器件结构和SGT沟槽内的器件结构，能够一次成型SBR沟槽和SGT沟槽内的器件结构，大大简化了制作过程，节约了成本；本发明以第一氧化层和氮化物层作为SGT沟槽的栅氧，以第一氧化层作为SBR沟槽的栅氧，而位于SBR沟槽内的氮化物层又起到了保护SBR沟槽侧壁的作用，使得SBR沟槽不需要进行SAC等对准工艺，以实现SBR沟槽的CD小、mesa区域大，RDSON和VF性能好。

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发明人：胡炳华;A·萨多夫尼科夫;A·阿里;Y·潘;S·赫策 -专利权人：德州仪器公司
申请日： 2019-12-17 - 公布日： 2021-05-25 - 主分类号： H01L21/8249
摘要：本发明揭示一种半导体装置(100)，其具有隔离结构(120)及沟槽电容器(130)，所述隔离结构(120)及所述沟槽电容器(130)各自使用单个抗蚀剂掩模蚀刻不同宽度及不同深度的对应第一及第二沟槽(121、131)来形成，并且具有形成于沟槽侧壁上的电介质衬层(121、131)及填充所述沟槽(121、131)的多晶硅(126、136)及环绕所述沟槽(121、131)的深掺杂区域(122、132)，包含金属化结构(154、156)的将所述隔离结构沟槽(121)的所述多晶硅(126)连接到所述深掺杂区域(122)以形成隔离结构(120)的导电特征(160、162)。

半导体器件及其制造方法-201910867623.1
发明人：王昊;陈洪雷;夏志平;姚国亮;陈伟 -专利权人：杭州士兰集昕微电子有限公司
申请日： 2019-09-13 - 公布日： 2021-03-16 - 主分类号： H01L21/8249
摘要：本申请公开了一种半导体器件及其制造方法。制造方法包括在衬底第一至第二阱区上分别形成第一、第二栅叠层，在衬底第三阱区、第四阱区上形成第三栅叠层；采用光刻胶掩膜、采用第一栅叠层、第三栅叠层为硬掩膜，在第一阱区形成第二掺杂类型第一源区和第一漏区，在第三阱区、第四阱区形成第二掺杂类型第三源区和第三漏区；采用第一至第三栅叠层作为硬掩膜，进行普注以在第二阱区中形成第一掺杂类型第二源区和第二漏区，形成第二源区和第二漏区时，第一源区和第一漏区、第三源区和第三漏区第二掺杂类型的掺杂剂复合第一掺杂类型掺杂剂。该方法在形成第二源区和第二漏区时省去附加的掩膜和光刻步骤，不影响半导体器件的性能并且可以降低制造成本。

BiCMOS集成电路器件的制造方法及器件-201710322966.0
发明人：王晓川 -专利权人：上海珏芯光电科技有限公司
申请日： 2017-05-09 - 公布日： 2021-02-05 - 主分类号： H01L21/8249
摘要：本发明提供一个新的低成本高性能BiCMOS集成电路器件的制造方法，包括：提供第一衬底；在所述第一衬底的第一表面上制备第一场效应晶体管以及形成第一双极晶体管的第一基极掺杂区和第一发射极掺杂区；在所述第一衬底的第一表面上形成覆盖第一栅极和第一表面的第一介电质层；提供第二衬底；将第二衬底与第一介质层键合；以第二衬底为底部衬托，第一半导体层厚度减至第二厚度，并形成第六表面；从第六表面注入第一双极晶体管的第一集电极掺杂区；由于从第六表面进行掺杂形成集电极掺杂区，既实现了场效应晶体管和双极晶体管兼容的集成，又形成了底部类似于SOI的介电质绝缘，同时降低了形成BiCMOS器件的难度和成本、提高了BiCMOS的器件性能。

一种阵列基板的制作方法、阵列基板及指纹识别器件-201710984474.8
发明人：邸云萍 -专利权人：京东方科技集团股份有限公司
申请日： 2017-10-20 - 公布日： 2020-07-14 - 主分类号： H01L21/8249
摘要：本发明公开了一种阵列基板的制作方法、阵列基板及指纹识别器件，该阵列基板的制作方法，包括：在衬底基板上形成一层多晶硅层，对多晶硅层进行构图，多晶硅层的图案在衬底基板上的正投影位于多个目标区域内；采用第一掺杂工艺，向对应于PIN型二极管的第一子区域，以及P型晶体管的第一子区域和第二子区域内的多晶硅层掺P型离子；采用第二掺杂工艺，向对应于PIN型二极管的第二子区域，以及N型晶体管的第一子区域和第二子区域内的多晶硅层掺N型离子。本发明实施例提供的制作方法，实现了将晶体管的工艺制程与PIN型二极管的工艺制程集成到一起，从而简化阵列基板的工艺流程，降低成本。

混合高k第一和高k最后替代栅极工艺-201480071545.X
发明人： H·尼米;M·梅郝特瑞;M·楠达库玛 -专利权人：德克萨斯仪器股份有限公司
申请日： 2014-12-29 - 公布日： 2019-11-29 - 主分类号： H01L21/8249
摘要：集成电路被提供具有金属栅极NMOS晶体管(130)和金属栅极PMOS晶体管(132)，其中金属栅极NMOS晶体管(130)具有在高质量热生长的界面电介质(106)上的高k第一栅极电介质(108)，该金属栅极PMOS晶体管(132)具有在化学生长的界面电介质(134)上的高k最后栅极电介质(136)。工艺流程被提供用于形成具有金属栅极NMOS晶体管(130)和金属栅极PMOS晶体管(132)的集成电路，该金属栅极NMOS晶体管(130)具有在高质量热生长的界面电介质(106)上的高k第一栅极电介质(108)，该金属栅极PMOS晶体管(132)具有在化学生长的界面电介质(134)上的高k最后栅极电介质(136)。

半导体器件的制作方法-201510622260.7
发明人：张栋 -专利权人：上海先进半导体制造股份有限公司
申请日： 2015-09-25 - 公布日： 2019-08-23 - 主分类号： H01L21/8249
摘要：本发明公开了一种半导体器件的制作方法，包括：选取N型硅片作为衬底；在衬底上形成P阱、N阱和栅氧化层，并在栅氧化层上淀积多晶硅，形成多晶硅栅极电极；在第一区域形成第一P‑body区域；形成第一N型扩散区域和第一P型扩散区域；形成半导体器件的正面接触；对所述衬底的背面进行研磨减薄；在所述衬底的背面注入掺杂，分别形成P型重掺区域和N型重掺区域；形成半导体器件的背面金属接触。与现有技术相比，本发明的制作方法通过将传统的CMOS工艺或BCD工艺与垂直IGBT工艺整合在一起，使得半导体器件的封装更加简化，进而降低了制作成本。另外，制作的半导体器件具有更小的芯片面积和更低的功耗。

带有完全自对准的发射极-硅的BiMOS器件及其制造方法-201610275892.5
发明人： F.霍夫曼;D.曼格;A.普里比尔;M.普罗布斯特;S.特根 -专利权人：英飞凌科技股份有限公司
申请日： 2016-04-29 - 公布日： 2019-06-14 - 主分类号： H01L21/8249
摘要：本发明公开带有完全自对准的发射极‑硅的BiMOS器件及其制造方法。实施例提供用于制造双极结型晶体管的方法。所述方法包括提供第一传导类型的衬底和布置在所述衬底上的层堆叠，其中层堆叠包括布置在所述衬底的表面区上的第一隔离层、布置在第一隔离层上的牺牲层以及布置在牺牲层上的第二隔离层，其中层堆叠包括通过第二隔离层、牺牲层和第一隔离层直到衬底的表面区形成在层堆叠中的窗口。所述方法进一步包括在层堆叠的窗口之内的衬底上提供第一半导体类型的集电极层。所述方法进一步包括在层堆叠的窗口之内的集电极层上提供第二半导体类型的基极层。所述方法进一步包括在层堆叠的窗口之内的基极层上提供发射极层或包括发射极层的发射极层堆叠。

专利分类

H 电学

H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造

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[发明专利]具有提升的非本征基极的双极晶体管有效

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